真值表例题（精选4篇）
篇1：真值表例题
1、根据下列条件,列出真值表,并据表回答:甲,乙,丙三人的名次.甲,乙,丙三人争夺围棋比赛前三名,小毛预测:如果甲是第一,那么丙是第二:小田预测:甲是第一,当且仅当丙是第二.事实证明,小毛与小田两人中有并且只有一人预测正确.2、列出A、B、C三判断的真值表，并回答：当A、B、C中恰有两假时，能否断定甲法院所有法官都是党员、能否断定乙法院有些法官不是党员?
A：只有甲法院有些法官不是党员，乙法院所有法官才是党员
D：甲法院所有法官都是党员并且乙法院所有法官都是党员
C：或者甲法院所有法官都是党员或者乙法院所有法官都是党员
3、用真值表方法解答：丁的话能否成立?为什么?
甲：如果小李不是第二，那么小王不是第一。
乙：只有小王不是第一，小李才是第二。
丙：小王第一，当且仅当小李不是第二。
丁：甲、乙、丙三人的话都不对。
4、请列出A、B两个判断的真值表，并回答两个判断均真时，张李二人是否参加破案：A：如果张参加破案，则李也参加破案；
B：李没有参加破案。
5、设下列A、B、C三句话中一句为真，两句为假，请列出真值表回答甲是不是罪犯？乙是不是罪犯？
A：如果甲是罪犯，那么乙是罪犯；
B：如果乙是罪犯，那么甲罪犯；
C：乙不是罪犯。
篇2：真值表例题
真值表与假言命题
真值表对假言命题的真值形式的定义不符合假言命题的直观含义.真值表所刻画的.是真值形式与其所含命题变元之间的真值函数关系,而假言命题反映的则是其支命题之间的真假制约关系.有人从对真值表的错误理解出发,试图否定真值表不符合假言命题的直观意义,这完全是徒劳的.
作 者：吴坚 作者单位：首都经济贸易大学,人文学院,北京,100026刊 名：湖州师范学院学报英文刊名：JOURNAL OF HUZHOU TEACHERS COLLEGE年，卷(期)：26(4)分类号：B812.22关键词：真值表 假言命题 真值函数
篇3：浅析复合判断中真值表的作用
真值表是以表格的直观形式表示与判定判断真值和推理有效性的一种逻辑方法[2]。通过真值表，学生可以直观看到肢判断的真假组合决定复合判断的真假。真值表是帮助学生理解、记忆复合判断和推理的最好方法。
1. 对负判断的等值判断公式的推导作用
复合判断的学习中，负判断的等值判断是一个非常重要的环节，对复合判断进行否定，找出它的等值判断。逻辑学教材中介绍了七种复合判断，意味着有七种复合判断的负判断有七个等值判断的公式要求掌握。七个等值公式不容易记忆，特别容易搞混、出错。其实，通过对真值表的研究，负判断的等值判断公式还是有规律可循的。
上述七种复合判断的真值表，表明了复合判断的逻辑性质和真假制约情况。负判断就是否定某个判断的判断。对上述复合判断进行否定，即上述复合判断为假，找它们的等值判断的时候，就可以这样考虑，从复合判断为假的情况出发，考虑其肢判断的真假组合情况。思维方向倒推回来，学习复合判断是从肢判断的真假来决定复合判断的真假。现在是当复合判断为假，找肢判断的真假组合情况。从上述真值表中分析：
对必要条件假言判断进行否定，即﹁（P←Q）。当P←Q为假，表格中可以看到是前件P为假而后件Q为真的时候，这样负必要条件假言判断的等值判断就是﹁P∧Q。
2. 对复合推理的有效式的推导作用
判断是推理的基础，根据已知的判断得出新判断的过程的就是推理。在推理过程中，保证正确结论必须满足两个条件。一是推理的前提是真的；另一个是推理过程中必须满足推理规则，推理规则是根据不同的复合判断的逻辑性质来规定的。推理规则形成了不同种类的复合推理有效形式。真值表有助于记忆、理解各种复合推理的有效式。
例如，在选言推理中，相容与不相容推理的有效式有相似之处。运用不相容选言判断进行推理，它的有效式是肯定否定式和否定肯定式。用真值表来分析。要进行推理，即不相容选言判断为真，在二元逻辑中，只有一个选言肢为真，则不相容选言判断为真。所以在确定不相容选言判断为真的前提下，对其中一个选言肢肯定，那剩下的另一个要否定。对其中一个选言肢否定，要肯定另一个。这就是肯定否定式和否定肯定式的由来。相容选言判断进行推理中，它的有效式只有否定肯定式。因为相容选言判断的逻辑性质规定，在二元选言肢中，至少有一种情况是真的，也可以两种情况都真。所以，对其中一个选言肢肯定，另一个就不能否定；而只有对其中一个选言肢否定的时候，另一个能肯定，这样才能保证至少有一种情况是真的。
3. 真值表的判定作用
判定多重复合判断的真假，由于肢判断数量增多，同时各种逻辑性质也纠缠在一起，必须要借助于真值表，才能理清各种逻辑性质，判断多重复合判断的真假。
例如，求（P∧Q）→（P∨Q）的真假。这是一个多重充分条件假言判断，其真假由原因（前件）和结果（后件）的真假决定。充分条件中前、后件之间的关系是有前件就有后件，没前件而后件不确定。因此，充分条件假言判断在有前件就有后件，没前件而后件不确定的情况下为真，在有前件而没有后件时为假。在这个多重复合判断中，前件是一个联言判断，后件是一个相容选言判断，它们各自的真假都是由各自的肢判断P和Q的真假决定的。因此要判断（P∧Q）→（P∨Q）的真假，必须首先来判定P∧Q和P∨Q的真假。
上述真值表中，根据肢判断P与Q的真假组合，决定P∧Q和P∨Q的真假，再根据P∧Q和P∨Q的真假，最终判定（P∧Q）→（P∨Q）的真假。这种方法简洁明了，不容易出错，各种真假情况都列举出来，不会造成漏洞。
参考文献
[1]徐庆轩关于复合判断推理中若干问题的商榷和思考太原大学学报2007.3
篇4：真值表例题
芯片重构设计中, 采集了海量工作数据集之后, 需要生成真值表, 以便进行逻辑综合得到重构的结果[1,2]。在生成真值表的过程中, 需要考虑以下几个问题:对逻辑综合的影响, 即逻辑综合模块是在真值表的基础上进行的, 真值表数据格式是否会影响逻辑综合的正确性;大数据量的问题, 即如果采集数据量比较大, 无法一次读入内存, 该模块如何处理;多次数据采集的问题, 即对于新采集到的数据, 该模块如何处理;系统效率的问题, 即当数据量比较大时, 逻辑综合部分是处理数据用时最多的, 能否在真值表生成过程中采取一些处理措施, 以减少逻辑综合的用时[3]。
通过对实际采集的芯片工作数据分析可知, 在原始的数据集中必然包含大量的重复数据, 且数据之间完全是离散的, 相互间没有任何关系, 这为后续的逻辑综合带来很大的困难[4]。因此, 在真值表生成过程中, 有必要对真值表的表示形式、存储方式等进行研究, 以降低逻辑综合的难度。
1不同电路类型对数据格式的要求
由于系统重构中对引脚I/O属性判别是通过对波形分析总结每种类型引脚的跳变规律, 然后对采集的数据进行处理, 判别每一种类型引脚的类型。受工作数据集重构特点的影响, 对芯片的输出引脚 (组合输出引脚和寄存器输出引脚) 带反馈的问题始终无法找到一种可行的方式进行判别, 然而, 如果输出引脚带有反馈, 直接会影响到芯片的内部功能, 所以在制定真值表的格式时必须把反馈问题考虑进去, 这样才能保证逻辑综合产生正确的布尔表达式[5]。
为了研究的方便, 本文将逻辑电路划分为两种类型:组合逻辑电路和时序逻辑电路[6]。组合逻辑电路中没有时钟引脚和寄存器输出引脚, 只包含输入引脚和组合输出引脚。时序逻辑电路中至少包含时钟引脚和寄存器输出引脚。
1.1组合电路中带反馈输出引脚对真值表格式的要求
在进行逻辑综合时, 其基本过程是:对于任何一个组合输出引脚或者寄存器输出引脚, 在不知道那些输入引脚是与输出引脚有关系的情况下, 只能把所有的输入引脚都当作是与该引脚相关的, 逻辑综合模块对某一输出引脚进行逻辑综合时, 会把所有的输入引脚都当作是与该输出引脚有关系的。
按照逻辑综合的方法, 在不考虑带反馈的情况下, 则组合输出引脚的真值表格式可以规定为如图1所示的格式。
图中X1, X2, …, Xm是输入引脚数据;Y1, Y2, …, Yn是组合输出引脚数据;Z1, Z2, …, Zk是填充数据。在对真值表数据进行存储时, 通常情况下是按字节存储, 因此, 对于输入引脚和输出引脚所占位数不满足字节的整数倍时, 要用填充位来补充。
对于组合输出引脚, 如果考虑反馈问题, 其真值表格式如图2所示。
此外, 在真值表数据表示时, 如果把全部的输出引脚的数据都作为输入数据, 这样将会对逻辑综合的效率带来很大的影响, 因为随着输入数据位数的增多, 逻辑综合要处理的数据会呈指数级增长, 大大降低逻辑综合的效率。
通过上述分析, 图1和图2两种格式的真值表中每一种格式对逻辑综合部分来说看来都不是很理想。基于此, 本文对组合电路中带反馈的输出引脚数据波形和输出引脚的布尔表达式进一步的研究, 以期找到一种合理的真值表格式。图3所示是输出引脚带反馈的组合电路输入输出引脚时序图。
图3中X1, X2是输入引脚, Y1, Y2是组合输出引脚, 其中Y1是带反馈的输出引脚, 作为Y2的输入。Y1和Y2的布尔表达式分别为:
Y1=X2 (1)
从波形上分析, Y2上数据每次发生变化, 都是发生在带反馈输出引脚Y1变化之后很短的时间内, 这个非常短的时间通常是信号在电路内部传输延时造成的, 这里可以根据逻辑电路的代入原理, 将式 (1) 代入式 (2) 中, 得到:
从式 (3) 可以看出, Y2在功能上是可以用输入引脚来表达的。
通过上述分析, 对于组合输出引脚, 无论是否存在反馈问题, 组合输出引脚的布尔表达式都可以用输入引脚来表达, 这说明, 在对某一输出引脚进行逻辑综合时, 不需要将其它输出引脚也作为输入变量来处理。因此, 图1所示真值表数据格式可以保证提供给逻辑综合部分可行的真值表。这样, 采用图1所示真值表数据格式, 可以保证对组合输出引脚进行逻辑综合的正确性。
1.2时序电路中带反馈寄存器输出引脚对真值表格式的要求
在不考虑反馈情况下, 寄存器输出引脚真值表格式可以规定为如图4所示格式。
图中X1, X2, …, Xm是输入引脚;Y1, Y2, …, Yn是寄存器输出引脚;Z1, Z2, …, Zk是填充数据。
对于寄存器输出引脚, 如果考虑带反馈问题, 则真值表格式可规定为如图5所示格式。
在选择真值表格式时, 寄存器输出引脚与组合输出引脚遇到了相同的问题, 图4所示格式, 不能保证提供给逻辑综合部分可行的真值表, 图5所示格示, 对于大规模不明芯片来说, 逻辑综合在效率上将遇到极大的挑战。组合输出引脚可以不考虑反馈, 而保证逻辑综合的正确性, 对于寄存器输出引脚是否也可以不考虑反馈的问题, 就此问题做进一步的讨论。
首先, 对带反馈的寄存器输出引脚的波形进行研究, 如图6所示, X1、X2是输入引脚, CLK是时钟引脚, Y1、Y2是寄存器输出引脚。
图6中, Y1、Y2的布尔表达式如下:
Y1=X1+X2 (4)
Y2=X2+Y1 (5)
如果把式 (4) 代入式 (5) 得到的布尔表达式是:
Y2=X2+X1+X2=X1+X2 (6)
从式 (5) 和式 (6) 可以看出, Y1和Y2布尔表达式相同, 而通过分析Y1和Y2波形可以看出, Y2数据的变化通常情况下比Y1滞后一个时钟周期。这说明寄存器输出引脚真值表的格式必须考虑反馈问题。因此, 在无法区分那些引脚带有反馈的情况下, 为了保证逻辑综合结果的正确性, 本文中的系统重构中对寄存器输出引脚采取了图5所示的真值表格式。
1.3时序电路中带反馈组合输出引脚对真值表格式的要求
时序电路带反馈的组合输出引脚和组合电路中带反馈的组合输出引脚的真值表格式是不一样的, 因为在时序电路中, 寄存器输出引脚可能作为组合输出引脚的输入, 这样在制定真值表的格式时, 必须把寄存器输出引脚作为组合输出引脚的输入变量, 才能保证逻辑综合的正确性。因此, 时序电路中组合输出引脚的格式必须要考虑寄存器输出引脚。其格式如图7所示。
图7中, X1, X2, …, Xm是输入引脚;Y1, Y2, …, Yn是组合输出引脚;R1, R2, …, Rq是寄存器输出引脚;Z1, Z2, …, Zk是填充数据。
2数据排序处理
采用真值表中的数据格式, 生成的原始真值表中的状态数据具有无序性、重复性的特点, 因为真值表的生成是在采集数据的基础上进行的, 而采集数据的特点是无序性、重复性。通过分析发现, 真值表数据是否有序对整个系统重构的效率有着重要的影响。下面从逻辑综合和多次数据采集分析真值表有序的重要性。
2.1逻辑综合对真值表有序性的要求
逻辑综合是在真值表的基础上进行的, 真值表数据是否有序, 对逻辑综合的效率将产生重要的影响, 在介绍真值表数据是否有序对逻辑综合产生影响之前, 先对逻辑综合方面的一些概念进行简单的介绍。
对于给定的逻辑函数可以由真值顶点集合、假值顶点集合和自由顶点集合确定。其中, 逻辑函数的真值顶点集合、假值顶点集合和自由项集合分别定义如下:
定义1 对于任意给定的逻辑函数f (x1, x2, …, xn) , 映射为1的原像组成的集合称为连通项集合或真值集合, 记作:
CON= (1) ·f-1 或 CON=f-1 (1)
定义2 对于任意给定的逻辑函数f (x1, x2, …, xn) , 映射为0的原像组成的集合称为非连通项集合或假值集合, 记作:
COFF= (0) ·f-1 或 COFF=f-1 (0)
逻辑综合的基本过程, 首先, 将真值表数据转换成逻辑综合部分设定的数据格式, 并以多维体形式存储到相应的存储区内。然后, 进行阵列分离, 即按输出引脚对多维体集合进行划分, 将每个单输出多维体集合中的真值顶点集合、假值顶点集合和自由顶点集合分别存储到相应的存储区内。阵列分离结束之后, 分别对每个输出进行CON合并和COFF合并, 生成CON集合和COFF集合, 在此基础上, 生成正逻辑PI集合和负逻辑PI集合, 之后生成正逻辑EPI集合和负逻辑EPI集合, 最后生成最终需要的布尔表达式。
通过对逻辑综合的过程分析, 表面上看, 逻辑综合是在真值表的基础上进行的, 其实, 现有的逻辑综合理论和相关的算法基本上都是在覆盖表的基础上进行的。上述逻辑综合过程中生成CON集合和COFF集合的过程其实相当于把真值表转换成覆盖表的过程, 在覆盖表中引入了符号X, 它表示该变量在对应的乘积项中不出现, 在生成CON集合和COFF集合的过程中, 就是把各个相邻的多个输入状态中的每一项尽量用X表示, 这样就可以减少输入状态的个数, 在这个过程中, 如果真值表是有序的, 就可以很快地将两个可以合并的状态找到, 而如果真值表是无序的, 则在寻找两个可以化简的状态的过程, 有可能要遍历真值表中所有的状态, 这对于数据量非常大的真值表是不可行的, 可见, 真值表有序对于生成CON集合和COFF集合的重要性。
2.2多次数据采集对真值表有序性的要求
在进行数据采集时, 有时不一定采全所有的工作状态, 这样就要多次对数据进行采集, 以得到待析芯片的工作全集。不能一次采集待析芯片所有工作数据主要有两个原因:一是逻辑分析仪每个通道的内存是有限的, 如果要采集的数据量超过了内存的容量, 则逻辑分析仪会自动停止对数据的采集。二是由待析芯片的工作特性决定的, 芯片的某些工作状态只有在特殊的条件下才会出现, 因此, 对于特殊的工作状态, 有必要进行多次采集。
为了提高整个系统重构的时效性, 要求系统重构对于经过多次采集到数据可以进行叠加处理, 即把此次采集的数据添加到前面采集数据处理当中, 而不是对所有的数据重新进行处理。通常采用的叠加处理方法是对真值表的叠加, 如果真值表是无序的, 则只能进行简单的叠加处理, 把后采集的输入数据所有的状态都放到原有真值表中;而如果真值表是有序性, 则可以把新采集的数据按一定的顺序插到原有真值表当中, 对于没有出现的状态, 则添加到原真值表当中, 对于已经出现的状态, 则不再往原真值表中添加。由于工作数据集重构采集到的数据具有重复性, 将重复状态不再添加到真值表当中, 从而减小了真值表的数据量, 尽而提高系统重构的效率。
3测试
为了验证真值表排序、合并重复状态和引脚的相关性划分对整个系统重构效率的影响, 本文进行了如下测试:测试原始真值表数据不经过排序、合并重复状态和引脚的相关性划分, 直接进行数据的综合处理所需要的时间;测试原始真值表数据经过排序、合并重复状态, 之后再进行综合处理所需要的时间。表1是对20输入16输出的芯片规模不同数据集合规模的测试结果, 其中数据集合规模以真值表中记录的条数为单位。
测试结果表明, 当数据集合规模比较小时, 对真值表进行排序、合并重复状态对系统的整体效率的提高不是很明显, 随着数据集合规模的增多, 系统的整体效率有了明显的提高。
4总结
通过对真值表格式分析和对原始真值表的排序考虑, 避免由于真值表无序而导致状态合并的频繁的检索操作, 同时也删除了大量重复状态, 大大提高了逻辑综合部分的处理效率。并且, 在实现过程中, 考虑效率问题, 可以进行分块处理, 即每一块的数据进行排序、去除重复状态后, 存到外部存储器中, 最后将所有数据拼接在一起。
参考文献
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[4]章旌红, 何剑春, 陶东娅.ASIC设计流程中的典型问题研究[J].浙江工业大学学报, 2007, 35 (2) :127-131.
[5]Kuchimann A, Krohm F.Equivalence checking Using Cuts and Heaps[C]//Design Automation Conference, 1997.Proceedings of the34th.1997, 06:263-268.