数字逻辑 教案（精选6篇）
篇1：数字逻辑 教案
第1章
数制与编码
（3学时）
目标：熟练掌握计算机中几个常用的数制（十、二、八、十六进制）的特点、表示形式和相互转换的方法。熟练掌握3种机器数（原码、反码和补码）的表示形式、性质和相互转换的方法。熟练掌握数的定点、浮点表示方法。掌握十进制数字的常用编码（8421码、2421码、余3码）。掌握常用的可靠性编码（格雷码）的编码规则、特点。
主要内容：1.1 概述1.2 数制及其相互转换1.3 编码
重点：数制的表示方法及其转换方法；原码、反码和补码的表示形式和性质；数的定点、浮点表示方法；十进制数的二进制编码。 第2章
逻辑代数和硬件描述语言基础
（6学时）
目标：熟练掌握基本逻辑和复合逻辑的功能和符号表示；熟练掌握逻辑代数的基本概念、基本公式、定理和常用公式。掌握逻辑关系的描述方法（逻辑函数表达式、真值表、逻辑图）及其相互转换。熟练掌握逻辑函数的表示方法，最大项和最小项的表示方法。熟练掌握逻辑函数的公式化简法。了解Verilog HDL设计模块的基本结构，掌握Verilog HDL的词法和语句。
主要内容：2.1 逻辑代数的基本概念2.2 逻辑代数的运算法则2.3 逻辑函数的表达式2.4 逻辑函数的公式化简法2.5 Verilog HDL语言基础
重点：逻辑代数的基本公式、定理和常用公式，真值表，逻辑函数的表达式，逻辑函数的公式化简法，Verilog HDL的词法和常用语句。第3章
门电路
（7学时）
目标：了解集成电路的分类及正负逻辑和混合逻辑的概念。了解半导体的特性和PN结的单向导电性；了解半导体二极管、三极管和MOS管的开关特性。了解分立元件门的工作原理和功能。了解TTL、CMOS门电路的组成和工作原理；掌握典型TTL、CMOS门电路的逻辑功能、外部特性和使用方法；掌握TTL与非门的主要参数。了解ECL等其它逻辑门电路的特点。掌握基于Verilog HDL设计门级电路的方法。
主要内容：3.1 概述3.2 晶体二极管和三极管的开关特性3.3 分立元件门3.4 TTL集成门3.5 其它类型的双极型集成电路3.6 MOS集成门3.7 基于Verilog HDL的门电路设计
重点：常用逻辑门电路的功能、门电路的主要外特性参数及其含义；基于Verilog HDL设计门级电路的方法。 第4章
EDA设计工具软件
（4学时）
目标：了解综合使用几种常用的EDA设计工具软件进行数字系统设计的流程。熟练掌握QuartusⅡ的特点和使用方法，包括设计输入方法、设计编译、模拟仿真、定时分析以及器件编程。掌握使用ModelSim进行功能仿真的方法。
主要内容：4.1 数字系统设计流程4.2 常用的PLD设计EDA工具软件4.3 QuartusⅡ的使用4.4 仿真工具ModelSim的使用 4.5 设计实例
重点：QuartusⅡ的设计输入方法、引脚锁定和仿真方法，嵌入式逻辑分析仪Signaltap的使用方法，TimeQuest时序分析方法；Verilog测试文件的编写和ModelSim的使用。 第5章
组合逻辑电路
（5学时）
目标：掌握组合逻辑电路的特点、分析方法和设计方法。掌握加法器、编码器、译码器、数据选择器、数值比较器和奇偶校验器等常用组合逻辑电路的电路结构、逻辑功能及使用方法。熟练掌握基于Verilog HDL的组合逻辑电路设计方法。了解组合逻辑电路的竞争冒险现象及其消除方法。
主要内容：5.1 概述5.2 常用组合逻辑电路5.3 基于Verilog HDL的组合逻辑电路设计5.4 组合逻辑电路的竞争与冒险
重点：组合逻辑电路的分析方法和设计方法；常用组合逻辑电路的电路结构和逻辑功能；基于Verilog HDL的组合逻辑电路设计方法。第6章
触发器
（6学时）
目标：了解基本RS触发器的电路结构、工作原理、功能及约束条件。熟练掌握钟控触发器（RS、D、JK、T、T’）的逻辑功能及描述方法（特性方程、特性表、状态图和时序图）。了解集成触发器的结构和功能。了解几种触发器的常见开关参数（数据传输延迟、数据建立时间和保持时间等）。了解触发器之间的转换方法。熟练掌握基于Verilog HDL设计触发器的方法。
主要内容：6.1 概述6.2 基本RS触发器6.3 钟控触发器6.4 集成触发器6.5 触发器之间的转换 6.6 基于Verilog HDL的触发器设计
重点：基本RS触发器、钟控触发器的逻辑功能及描述方法；基于Verilog HDL的触发器设计方法。 第7章
时序逻辑电路
（8学时）
目标：掌握时序逻辑电路的特点、描述方法和分析方法。掌握寄存器、移位寄存器、计数器等常用时序逻辑电路的工作原理、逻辑功能及使用方法。熟练掌握用Verilog HDL设计时序逻辑电路的方法。了解基于Verilog HDL设计数字系统的方法。
主要内容：7.1 概述7.2 数码寄存器和移位寄存器7.3 计数器7.4 基于Verilog HDL的时序逻辑电路设计 7.5 基于Verilog HDL的数字系统设计
重点：常用时序逻辑电路的工作原理、逻辑功能及使用方法；基于Verilog HDL的时序逻辑电路设计方法。 第8章
程序逻辑电路
（3学时）目标：了解程序逻辑电路的结构及特点。了解半导体存储器（ROM和RAM）的电路结构和分类。掌握半导体存储器的工作原理和扩展存储容量的方法。了解用ROM实现组合逻辑函数的方法。掌握基于Verilog HDL的存储器设计方法。了解程序逻辑电路的应用。
主要内容：8.1 概述8.2 随机存储器8.3 只读存储器8.4 基于Verilog HDL的存储器设计8.5 程序逻辑电路的应用
重点：半导体存储器的工作原理和扩展存储容量的方法；基于Verilog HDL的存储器设计方法。 第9章
可编程逻辑器件
（3学时）
目标：了解PLD的几种分类方法。掌握阵列型PLD（PROM、PLA、PAL、GAL、EPLD和CPLD）和单元型PLD（FPGA）的基本结构和特点。掌握PLD的设计方法、设计流程。了解在系统可编程技术与边界扫描技术。了解PLD的编程与配置方法。
主要内容：
9.1 PLD的基本原理9.2 PLD的设计技术9.3 PLD的编程与配置
重点：阵列型PLD和单元型PLD的基本结构和特点；PLD的设计方法、设计流程。
四、课程知识单元和知识点 第1章
数制与编码（核心）
知识点：数制及其相互转换
二进制数的代码转换
机器数的原码、反码和补码
数的定点与浮点表示 十进制的常用编码
格雷码
字符编码
第2章
逻辑代数和硬件描述语言基础（核心）
知识点：逻辑代数的基本概念
逻辑代数的基本公式、定理和常用公式
逻辑函数的常用表达式和标准表达式 逻辑函数的公式化简法
Verilog HDL语言基础 第3章
门电路
知识点：集成电路的分类
半导体的共价键结构
半导体的分类
半导体的开关特性
PN结的单向导电性 晶体二极管的开关特性
晶体三极管的开关特性
分立元件门
TTL集成门电路的逻辑功能、外部特性和主要参数 ECL等其它双极型集成电路
MOS集成门
基于Verilog HDL的门电路设计方法 第4章
EDA设计工具软件
知识点：数字系统设计流程
常用的PLD设计EDA工具软件
Quartus Ⅱ的设计流程
设计输入方法（创建工程、图形输入、文本输入、建立存储器编辑文件）
设计的编译
引脚锁定方法（前锁定和后锁定）
设计的仿真验证（功能仿真和时序仿真）
时序分析 器件编程
仿真工具ModelSim的使用方法
测试文件模板 第5章
组合逻辑电路（核心）
知识点：组合逻辑电路的特点、分析方法和设计方法
常用组合逻辑电路的电路结构、逻辑功能和使用方法 基于Verilog HDL的组合逻辑电路设计方法
组合逻辑电路的竞争与冒险 第6章
触发器（核心）
知识点：触发器的特点与分类
基本RS触发器的电路结构、工作原理和功能
钟控（同步）触发器的电路结构、工作原理和功能
集成触发器的结构和功能 触发器的开关特性
触发器之间的转换方法
基于Verilog HDL的触发器设计方法 第7章
时序逻辑电路（核心）
知识点：时序逻辑电路的结构、特点、功能描述方法和分析方法
同步时序逻辑电路和异步时序逻辑电路的概念 寄存器、计数器等常用时序逻辑电路的工作原理、逻辑功能及使用方法
基于Verilog HDL的时序逻辑电路设计方法
有限状态机设计
基于Verilog HDL的数字系统设计方法 第8章
程序逻辑电路
知识点：程序逻辑电路的结构及特点
半导体存储器（ROM和RAM）的结构和分类
半导体存储器的工作原理和使用方法 基于Verilog HDL的存储器设计方法
程序逻辑电路的应用 第9章
可编程逻辑器件
知识点：可编程逻辑器件（PLD）的分类方法
阵列型PLD和单元型PLD的基本结构和特点 PLD的设计方法、设计流程
在系统可编程技术
边界扫描技术
PLD的编程与配置方法
篇2：数字逻辑 教案
教学内容：本节内容是针对上节组合逻辑电路分析的推广，主要介绍采用中、大规模集成电路组成数字系统的方法以及应用。包括使用最广泛的中规模组合逻辑集成电路有二进制并行加法器、译码器、编码器、多路选择器和多路分配器等。
教学重点：加法器和译码器的功能，设计应用的方法和技巧。教学难点：并行和串行集成电路的设计思想。
教学方法：课堂教学为主，辅以恰当的实验。紧密结合前面所学的基础内容，用丰富详尽的例题，让学生充分理解集成芯片设计方法，并通过课堂练习掌握学生学习情况。课后配套实验，让学生透彻理解课堂所学。
教学要求：了解集成电路的分类，重点掌握加法器和译码器的设计，以及其应用方法。
7.1常用中规模组合逻辑电路
教学内容：（1）熟悉常用中规模通用集成电路的逻辑符号、基本逻辑功能、外部特性和使用方法。（2）常用中规模通用集成电路作为基本部件，恰当地、灵活地、充分地利用它们完成各种逻辑电路的设计，有
效地实现各种逻辑功能。
教学重点：二进制并行加法器和译码器。
教学难点：二进制并行加法器和译码器功能、结构、外部特性及应用。
教学方法：课堂教学为主，通过提问和练习掌握中规模通用集成电路功能和应用。
采用中、大规模集成电路组成数字系统具有体积小、功耗低、可靠性高等优点，且易于设计、调试和维护。
使用最广泛的中规模组合逻辑集成电路有：
★ 二进制并行加法器
★ 译码器 ★ 编码器
★ 多路选择器 ★ 多路分配器等
7.1.1二进制并行加法器
一．定义
二进制并行加法器:是一种能并行产生两个二进制数算术和的组合逻辑部件.二．分类及典型产品 按其进位方式的不同，可分为串行进位二进制并行加法器和超前进位二进制并行加法器两种类型。
1.串行进位二进制并行加法器：由全加器级联构成，高位的进位依赖于低位的进位。典型芯片有四位二进制并行加法器T692。四位二进制并行加法器T692的结构框图如图7.1所示。
图7.1 T692的结构框图
串行进位二进制并行加法器的特点是：被加数和加数的各位能同时并行到达各位的输入端，而各位全加器的进位输入则是按照由低位向高位逐级串行传递的，各进位形成一个进位链。由于每一位相加的和都与本位进位输入有关，所以，最高位必须等到各低位全部相加完成并送来进位信号之后才能产生运算结果。显然，这种加法器运算速度较慢，而且位数越多，速度就越低。
为了提高加法器的运算速度，必须设法减小或去除由于进位信号逐级传送所花的时间，使各位的进位直接由加数和被加数来决定，而不需依赖低位进位。根据这一思想设计的加法器称为超前进位(又称先行进位)二进制并行加法器。
2．超前进位二进制并行加法器：由逻辑电路根据输入信号同时形成各位向高位的进位，又称为先行进位二进制并行加法器或者并行进位二进制并行加法器。典型芯片有四位二进制并行加法器74LS283。
四位二进制并行加法器74LS283构成思想如下：
第i位全加器的进位输出函数表达式为
Ci = AiBi+(Ai+Bi)Ci-1
令 Ai+Bi→Pi（进位传递函数）
AiBi→Gi（进位产生函数）
则有 Ci=PiCi-1+Gi 于是，当i=1、2、3、4时，可得到4位并行加法器各位的进位输出函数表达式为
C1=P1C0+G1
C2=P2C1+G2=P2P1C0+P2G1+GC3=P3C2+G3=P3P2P1C0+P3P2G1+P3G2+G3
C4=P4C3+G4=P4P3P2P1C0+P4P3P2G1+P4P3G2+P4G3+G4
由于C1～C4是Pi、Gi和C0的函数，而Pi、Gi又是 Ai、Bi的函数，所以，在输入Ai、Bi和C0之后，可以同时产生C1～C4。通常将根据Pi、Gi和C0形成C1～C4的逻辑电路称为先行进位发生器。采用先行进位发生器的并行加法器称为超前进位二进制并行加法器。
三．四位二进制并加法器的外部特性和逻辑符号 1.外部特性
74LS283、4008芯片的管脚排列图如图7.2(a)所示。图中，VCC B2 A2 S2 B3 A3 S3 C3 16 15 14 13 12 11 10 974LS283 1 2 3 4 5 6 7 8S1 B1 A1 S0 B0 A0 C0-1 GNDTTL加法器74LS283引脚图VDDB3C3 S3 S2 S1 S0 C0-1 16 15 14 13 12 11 10 94008 1 2 3 4 5 6 7 8A3 B2 A2 B1 A1 B0 A0 VSSCMOS加法器4008引脚图图7.2 74LS283，4008的管脚排列图和逻辑符号 A4、A3、A2、A1----------二进制被加数； B4、B3、B2、B1----------二进制加数； F4、F3、F2、F1----------相加产生的和数；
C0----来自低位的进位输入；FC4----向高位的进位输出。2．逻辑符号
四位二进制并行加法器逻辑符号如图7.2所示。
四．应用举例
二进制并行加法器除实现二进制加法运算外，还可实现代码转换、二进制减法运算、二进制乘法运算、十进制加法运算等功能。下面举例说明。
例1 用4位二进制并行加法器设计一个将8421码转换成余3码的代码转换电路。例2 用4位二进制并行加法器设计一个4位二进制并行加法/减法器。
例3 用一个4位二进制并行加法器和六个与门设计一个乘法器，实现A×B,其中A=a3a2a1,B= b2b1.例4 用4位二进制并行加法器设计一个用余3码表示的1位十进制数加法器。
7.1.2译码器和编码器
译码器(Decoder)和编码器(Encoder)是数字系统中广泛使用的多输入多输出组合逻辑部件。
一.译码器
译码器的功能是对具有特定含义的输入代码进行“翻译”，将其转换成相应的输出信号。
译码器的种类很多，常见的有二进制译码器、二-十进制译码器和数字显示译码器。
1．二进制译码器
(1)定义
二进制译码器:能将n个输入变量变换成2个输出函数，且输出函数与输入变量构成的最小项具有对应关系
n的一种多输出组合逻辑电路。
(2)特点
● 二进制译码器一般具有n个输入端、2个输出端和一个(或多个)使能输入端。
● 在使能输入端为有效电平时，对应每一组输入代码，仅一个输出端为有效电平，其余输出端为无效电平(与有效电平相反)。
● 有效电平可以是高电平(称为高电平译码)，也可以是低电平(称为低电平译码)。
(3)典型芯片
常见的MSI二进制译码器有2-4线(2输入4输出)译码器、3-8线(3输入8输出)译码器和4-16线(4输入16输出)译码器等。书P231所示分别是74LS138型3-8线译码器的管脚排列图和逻辑符号。
n2.二-十进制译码器
二-十进制译码器的功能:将4位BCD码的10组代码翻译成10个十进制数字符号对应的输出信号。
例如，常用芯片T331是一个将8421码转换成十进制数字的译码器，其输入A3～A0为8421码，输出Y0～Y9分别代表十进制数字0～9。该译码器的输出为低电平有效。其次，对于8421码中不允许出现的6个非法码(1010～1111)，译码器输出端Y0～Y9均无低电平信号产生，即译码器对这6个非法码拒绝翻译。这种译码器的优点是当输入端出现非法码时，电路不会产生错误译码。（该译码器的逻辑电路图和真值表见教材中有关部分）
3.数字显示译码器
数字显示译码器是不同于上述译码器的另一种译码器。在数字系统中，通常需要将数字量直观地显示出来，一方面供人们直接读取处理结果，另一方面用以监视数字系统工作情况。因此，数字显示电路是许多数字设备不可缺少的部分。
数字显示译码器是驱动显示器件(如荧光数码管、液晶数码管等)的核心部件，它可以将输入代码转换成相应数字，并在数码管上显示出来。
常用的数码管由七段或八段构成字形，与其相对应的有七段数字显示译码器和八段数字显示译码器。例如，中规模集成电路74LS47，是一种常用的七段显示译码器，该电路的输出为低电平有效，即输出为0时，对应字段点亮；输出为1时对应字段熄灭。该译码器能够驱动七段显示器显示0～15共16个数字的字形。输入A3、A2、A1和A0接收4位二进制码，输出Qa、Qb、Qc、Qd、Qe、Qf和Qg分别驱动七段显示器的a、b、c、d、e、f和g段。（74LS47逻辑图和真值表可参见教材中有关部分。）
七段译码显示原理图如图7.8(a)所示，图7.8(b)给出了七段显示笔画与0～15共16个数字的对应关系。
图7.8 七段译码显示原理及笔画与数字关系
4．译码器应用举例
译码器在数字系统中的应用非常广泛，它的典型用途是实现存储器的地址译码、控制器中的指令译码、代码翻译、显示译码等。除此之外，还可用译码器实现各种组合逻辑功能。下面 举例说明在逻辑设计中的应用。 例1 用3-8线译码器T4138和适当的与非门实现全减器的功能。例2 用译码器和与非门实现逻辑函数 F(A,B,C,D)=∑m(2,4,6,8,10,12,14)
二.编码器
编码器的功能恰好与译码器相反，它是对输入信号按一定规律进行编排，使每组输出代码具有其特定的含义。
编码器按照被编信号的不同特点和要求，有各种不同的类型，最常见的有二-十进制编码器(又称十进制-BCD码编码器)和优先编码器。
1.二-十进制编码器
(1)功能：将十进制数字0～9分别编码成4位BCD码。
(2)结构框图
这种编码器由10个输入端代表10个不同数字，4个输出端代表相应BCD代码。结构框图如图7.11所示。
图7.11 编码器结构框图
注意：二-十进制编码器的输入信号是互斥的，即任何时候只允许一个输入端为有效信号。
最常见的有8421码编码器，例如，按键式8421码编码器（详见教材中有关内容）。
2.优先编码器
(1)功能：识别输入信号的优先级别，选中优先级别最高的一个进行编码,实现优先权管理。
优先编码器是数字系统中实现优先权管理的一个重要逻辑部件。它与上述二-十进制编码器的最大区别是，优先编码器的各个输入不是互斥的，它允许多个输入端同时为有效信号。优先编码器的每个输入具有不同的优先级别，当多个输入信号有效时，它能识别输入信号的优先级别，并对其中优先级别最高的一个进行编码，产生相应的输出代码。
(2)典型芯片
书P238所示为常见MSI优先编码器74LS148的管脚排列图和逻辑符号。书P23874LS148
真值表。
3.应用举例
例 用优先编码器74LS148设计一个能裁决16级不同中断请求的中断优先编码器。
7.1.3多路选择器和多路分配器
多路选择器和多路分配器是数字系统中常用的中规模集成电路。其基本功能是完成对多路数据的选择与分配、在公共传输线上实现多路数据的分时传送。此外，还可完成数据的并-串转换、序列信号产生等多种逻辑功能以及实现各种逻辑函数功能。因而，属于通用中规模集成电路。
一.多路选择器
多路选择器(Multiplexer)又称数据选择器或多路开关，常用MUX表示。它是一种多路输入、单路输出的组合逻辑电路。
1.逻辑特性
(1)逻辑功能：从多路输入中选中某一路送至输出端，输出对输入的选择受选择控制量控制。通常，对于一个具有2路输入和一路输出的多路选择器有n个选择控制变量，控制变量的每种取值组合对应选中一路输入送至输出。
(2)构成思想: 多路选择器的构成思想相当于一个单刀多掷开关，即 n
2.典型芯片
常见的MSI多路选择器有4路选择器、8路选择器和16路选择器。
(1)四路数据选择器74153的管脚排列图和逻辑符号
书P240(2)四路数据选择器74153的功能表
四路数据选择器的功能表书P240。
(3)四路数据选择器74153的输出函数表达式
由功能表可知,当A1A0=00时,W=D0；当A1A0 =01时,W=D1；当A1A0 =10时,W=D2；当A1A0 =11时,W=D3。即在A1A0的控制下,依次选中D0～D3端的信息送至输出端。其输出表达式为
式中，mi为选择变量A1、A0组成的最小项，Di为i端的输入数据，取值等于0或1。 类似地，可以写出2路选择器的输出表达式 n
式中，mi为选择控制变量An-1，An-2，…，A1，A0组成的最小项；Di为2n路输入中的第i路数据输入，取值0或1。
3．应用举例
多路选择器除完成对多路数据进行选择的基本功能外，在逻辑设计中主要用来实现各种逻辑函数功能。
(1)用具有n个选择控制变量的多路选择器实现n个变量函数
一般方法：将函数的n个变量依次连接到MUX的n个选择变量端，并将函数表示成最小项之和的形式。若函数表达式中包含最小项mi，则相应MUX的Di接1，否则Di接0。
例1 用多路选择器实现如下逻辑函数的功能 F(A,B,C)=∑m(2,3,5,6)
(2)用具有n个选择控制变量的多路选择器实现n+1个变量的函数
一般方法:从函数的n+1个变量中任n个作为MUX选择控制变量,并根据所选定的选择控制变量将函数变换成如下形式：
以确定各数据输入Di。假定剩余变量为X，则Di的取值只可能是0、1或X,X四者之一。例2 假定采用4路数据选择器实现逻辑函数
F(A,B,C)=∑m(2,3,5,6) 上述两种方法表明：用具有n个选择控制变量的MUX实现n个变量的函数或n+1个变量的函数时，不需要任何辅助电路，可由MUX直接实现。
(3)用具有n个选择控制变量的多路选择器实现n+1个以上变量的函数
当函数的变量数比MUX的选择控制变量数多两个以上时，一般需要加适当的逻辑门辅助实现。在确定各数据输入时，通常借助卡诺图。
例3 用4路选择器实现如下4变量逻辑函数的功能 F(A,B,C,D)=∑m(1,2,4,9, 10,11,12,14,15)
例4 用一片T580双4路选择器实现4变量多输出函数。函数表达式为
F1(A,B,C,D)=∑m(0,1,5,7,10,13,15)
F2(A,B,C,D)=∑m(8,10,12,13,15)
二.多路分配器
多路分配器(Demultiplexer)又称数据分配器，常用DEMUX表示。多路分配器的结构与多路选择器正好相反，它是一种单输入、多输出组合逻辑部件，由选择控制变量决定输入从哪一路输出。书P245为4路分配器的逻辑符号和功能表。
多路分配器常与多路选择器联用，以实现多通道数据分时传送。通常在发送端由MUX将各路数据分时送上公共传输线(总线)，接收端再由DEMUX将公共线上的数据适时分配到相应的输出端。图7.21所示是利用一根数据传输线分时传送8路数据的示意图，在公共选择控制变量 ABC的控制下，实现Di-fi的传送(i=0～7)。
图7.21 8路数据传输示意图
以上对几种最常用的MSI组合逻辑电路进行了介绍，在逻辑设计时可以灵活使用这些电路实现各种逻辑功能。
例5 用8路选择器和3-8线译码器构造一个3位二进制数等值比较器。
解 设比较的两个3位二进制数分别为ABC和XYZ，将译码器和多路选择器按图 7.22所示进行连接，即可实现ABC和XYZ的等值比较。
图7.22 比较器逻辑电路图
从图7.22可知，若ABC=XYZ，则多路选择器的输出F=0，否则F=1。例如，当ABC=010时，译码器输出Y2=0，其余均为1。若多路选择器选择控制变量XYZ=ABC=010，则选通D2送至输出端F，由于D2=Y2=0,故F=0；若XYZ≠010，则多路选择器会选择D2之外的其他数据输入送至输出端F，由于与其余数据输入端相连的译码器输出均为1，故F为1。
用类似方法，采用合适的译码器和多路选择器可构成多位二进制数比较器。
3触发器
教学内容：本章开始进入时序电路分析设计，对于时序电路最基本元器件触发器要掌握常用的RS触发器、JK触发器、D触发器、以及钟控和边沿RS触发器、JK触发器、D触发器的功能、触发方式、外部工作特性。
教学重点：各种触发器的触发方式和功能。教学难点：触发器构成方式。
教学方法：课堂教学为主，辅以恰当的实验。紧密结合前面所学的基础内容，用丰富详尽的例题，让学生充分理解集成芯片设计方法，并通过课堂练习掌握学生学习情况。课后配套实验，让学生透彻理解课堂所学。
教学要求：重点掌握触发器的工作原理，掌握各种触发器的触发方式和功能以及应用场合的不同，了解触发器的外部工作特性。
3.4触
发
器
触发器是一种具有记忆功能的电子器件。它具有如下特点：
☆ 有两个互补的输出端Q和Q；
☆ 有两个稳定状态。通常将Q=1和Q=0称为“1”状态，而把Q=0和Q=1称为“0” 状态。当输入信号不发生变化时，触发器状态稳定不变；
☆ 在一定输入信号作用下，触发器可以从一个稳定状态转移到另一个稳定状态。通常把输入信号作用之前的状态称为现态,记作Qn 和Qn，而把输入信号作用后的状态称为触发器的次态,记作Q(n+1)和Q(n+1)。
为了简单起见，现态一般省略的上标n，就用Q 和Q 表示。显然，次态是现态和输入的函数。
触发器是存储一位二进制信息的理想器件。集成触发器的种类很多，分类方法也各不相同，但其结构都是由逻辑门加上适当的反馈线耦合而成。
下面从实际应用出发，介绍几种最常用的集成触发器，重点掌握它们的外部工作特性。
3.4.1基本R-S触发器
基本R-S触发器是直接复位置位触发器的简称，由于它是构成各种功能触发器的基本部件，故称为基本R-S触发器。
一.用与非门构成的基本R-S触发器
1.组成
由两个与非门交叉耦合构成，其逻辑图和逻辑符号分别见书P95。
图中，Q和Q为触发器的两个互补输出端；R和S为触发器的两个输入端，R称为置0端或者复位端，S称为置1端或置位端；
在逻辑符号输入端加的小圆圈表示低电平或负脉冲有效，即仅当低电平或负脉冲作用于输入端时，触发器状态才能发生变化(常称为翻转)，有时称这种情况为低电平或负脉冲触发。
2． 工作原理
（1）若R=1,S=1，则触发器保持原来状态不变。
（2）若R=1,S=0,则触发器置为1状态。
（3）若R=0,S=1,则触发器置为0状态。（4）不允许出现R=0,S=0。
3．逻辑功能及其描述
由与非门构成的R-S触发器的逻辑功能如表3.5所示。表中“d”表示触发器次态不确定。
表3.5 基本R-S触发器功能表
R S 0 0 0 1 1 0 1 1
Q(n+1)d 0 1 Q
功能说明 不定 置0 置1 不变 触发器的次态方程： Q(n+1)= S + R·Q 因为R、S不允许同时为0，所以输入必须满足约束条件： R+S=1(约束方程)
3.4.2几种常用的时钟控制触发器
实际应用中，往往要求触发器按一定的时间节拍动作，即让触发器状态的变化由时钟脉冲和输入信号共同决定。因此，在触发器的输入端增加了时钟控制信号，这类触发器由时钟脉冲确定状态转换的时刻(何时转换)，由输入信号确定触发器状态转换的方向(如何转换)。这种具有时钟脉冲控制的触发器称为“时钟控制触发器”或者“定时触发器”。
下面介绍四种最常用的时钟控制触发器。
一.时钟控制R-S触发器
时钟控制R-S触发器的逻辑图如图P100所示。
1．组成
它由四个与非门构成。其中，与非门G1、G2构成基本R-S触发器；与非门G3、G4组成控制电路，通常称为控制门。
2．工作原理
（1）无时钟脉冲作用（即时钟控制端C为0）时：控制门G3、G4被封锁。此时，不管R、S端的输入为何值，两个控制门的输出均为1，触发器状态保持不变。
（2）有时钟脉冲作用（即时钟控制端C为1）时: 控制门G3、G4被打开，这时输入端R、S的值可以通过控制门作用于上面的基本R-S触发器。具体如下：
当R=0,S=0时，控制门G3、G4的输出均为1，触发器状态保持不变；
当R=0,S=1时，控制门G3、G4的输出分别为1和0，触发器状态置成1状态；
当R=1,S=0时，控制门G3、G4的输出分别为0和1，触发器状态置成0状态；
当R=1，S=1时，控制门G3、G4的输出均为0，触发器状态不确定（不允许）。
由此可见，这种触发器的工作过程是由时钟信号C和输入信号R、S共同作用的；时钟C控制转换时间，输入R和S确定转换后的状态。因此，它被称作时钟控制R-S触发器，其逻辑符号如图3.32(b)所示。
时钟控制R-S触发器的功能表、次态方程和约束条件与由或非门构成的R-S触发器相同。
在时钟控制触发器中，时钟信号C是一种固定的时间基准，通常不作为输入信号列入表中。对触发器功能进行描述时，均只考虑时钟作用(C=1)时的情况。
注意！时钟控制R-S触发器虽然解决了对触发器工作进行定时控制的问题，而且具有结构简单等优点，但依然存在如下两点不足：
输入信号不能同时为1，即R、S不能同时为1；
可能出现“空翻”现象。
所谓“空翻”是指在同一个时钟脉冲作用期间触发器状态发生两次或两次以上变化的现象。引起空翻的原因是在时钟脉冲作用期间，输入信号依然直接控制着触发器状态的变化。具体说，当时钟C为1时，如果输入信号R、S发生变化，则触发器状态会跟着变化，从而使得一个时钟脉冲作用期间引起多次翻转。“空翻”将造成状态的不确定和系统工作的混乱，这是不允许的。因此，时钟控制R-S触发器要求在时钟脉冲作用期间输入信号保持不变。
由于时钟控制R-S触发器的上述缺点，使它的应用受到很大限制。一般只用它作为数码寄存器而不宜用来构成具有移位和计数功能的逻辑部件。
二.D
为了解决时钟控制R-S触发器在输入端R、S同时为1时状态不确定的问题，通常对时钟控制R-S触发器的触发器
控制电路稍加修改，使之变成如图3.33(a)所示的形式，这样便形成了只有一个输入端的D触发器。其逻辑符号如图P102所示。
修改后的控制电路除了实现对触发器工作的定时控制外，另外一个作用是在时钟脉冲作用期间(C=1时)，将输入信号D转换成一对互补信号送至基本R-S触发器的两个输入端，使基本R-S触发器的两个输入信号只可能是01或者10两种组合，从而消除了状态不确定现象，解决了对输入的约束问题。
工作原理如下：
当无时钟脉冲作用时，即C=0时，控制电路被封锁，无论输入D为何值，与非门G3、G4输出均为1，触发器状态保持不变。
当时钟脉冲作用时，即使C=1时，若D=0，则门G4输出为1，门G3输出为0，触发器状态被置0；若D=1，则门G4输出为0，门G3输出为1，触发器状态被置1。
由此可见，在时钟作用时，D触发器状态的变化仅取决于输入信号D，而与现态无关。其次态方程为
Q(n+1)= D
D触发器的逻辑功能可用表3.7所示的功能表描述。
表3.7 D触发器功能表
D 0 1
Q(n+1)0 1
上述D触发器在时钟作用期间要求输入信号D不能发生变化，即依然存在“空翻”现象。工作波形如下：
为了进一步解决“空翻”问题，实际中广泛使用的集成D触发器通常采用维持阻塞结构，称为维持阻塞D触发器。典型维持阻塞D触发器的逻辑图和逻辑符号分别如图3.34(a)和(b)所示。图中的D输入端称为数据输入端；RD和SD分别称为直接置“0”端和直接置“1” 端。它们均为低电平有效，即在不作直接置“0”和置“1”操作时，保持为高电平。
图3.34 维持阻塞D触发器
该触发器在时钟脉冲没有到来(C=0)时，无论D端状态怎样变化，都保持原有状态不变；当时钟脉冲到来(C=1)时，触发器在时钟脉冲的上升边沿将D输入端的数据可靠地置入；在上升沿过后的时钟脉冲期间，D的值可以随意改变，触发器的状态始终以时钟脉冲上升沿时所采样的值为准。由于利用了脉冲的边沿作用和维持阻塞作用，从而有效地防止了“空翻”现象。
工作波形如下：
例如，若输入D=1，在时钟脉冲的上升沿，把“1”送入触发器，使Q=1,Q=0。在触发器进入“1”状态后，由于置1维持线和置0阻塞线的低电平0的作用，即使输入端D由1变为0，触发器的“1”状态也不会改变；同理，若D=0，时钟脉冲的上升沿将使触发器的状态变为Q=0,Q=1。由于置0维持线和置1阻塞线为低电平0，所以，即使输入端D由0变为1，触发器的状态也维持0态不变。可见，该电路保证了触发器的状态在时钟脉冲作用期间只变化一次。
维持阻塞D触发器的逻辑功能与前述D触发器的逻辑功能完全相同。实际中使用的维持阻塞D触发器有时具有几个D输入端，此时，各输入之间是相“与”的关系。例如，当有三个输入端D1、D2和D3时，其次态方程是 : Q(n+1)= D1·D2·D3
由于维持阻塞D触发器的不存在对输入的约束问题，克服了空翻现象，抗干扰能力强。因此可用来实现寄存、计数、移位等功能。其主要缺点是逻辑功能比较简单。
三.J-K
为了既解决时钟控制R-S触发器对输入信号的约束问题，又能使触发器保持有两个输入端的作用，可将时钟触发器
控制R-S触发器改进成如图3.35(a)所示的形式。即增加两条反馈线，将触发器的输出Q和Q 交叉反馈到两个控制门的输入端，利用触发器两个输出端信号始终互补的特点，有效地解决了在时钟脉冲作用期间两个输入同时为1将导致触发器状态不确定的问题。修改后，把原来的输入端S改成J，R改成K，称为J-K触发器。其逻辑符号P103所示。
工作原理如下：
（1）在时钟脉冲未到来(C=0)时，无论输入端J和K怎样变化，控制门G3、G4的输出均为1.触发器保持原来状态不变。
（2）在时钟脉冲作用(C=1)时，可分为4种情况。
归纳起来，J-K触发器的功能表如表3.8所示。
表3.8 J-K触发器功能表
J K 0 0 0 1 1 0 1 1
其次态方程为 ： Q
上述J-K触发器结构简单，且具有较强的逻辑功能，但依然存在“空翻”现象。为了进一步解决“空翻”(n+1)
Q(n+1)Q 0 1 Q
功能说明 不变 置0 置1 翻转
= J·Q + K·Q
问题，实际中广泛采用主从J-K触发器。主从J-K触发器的逻辑电路图及逻辑符号如图3.36（a）、（b）所示。
图3.36 主从J-K触发器
主从J-K触发器由上、下两个时钟控制R-S触发器组成，分别称为从触发器和主触发器。主触发器的输出是从触发器的输入，而从触发器的输出又反馈到主触发器的输入。主、从两个触发器的时钟脉冲是反相的。图中的RD和SD分别为直接置0端和直接置1端。逻辑符号中时钟端的小圆圈表示触发器状态的改变是在时钟脉冲的后沿(下降沿)产生的。
工作原理如下：
● 当时钟脉冲未到来时，主触发器被封锁，从触发器状态由主触发器状态决定，两者状态相同；
● 当时钟脉冲到来时，在时钟脉冲的前沿(上升沿)接收输入信号并暂存到主触发器中，此时从触发器被封锁，保持原状态不变。在时钟脉冲的后沿(下降沿)，主触发器状态传送到从触发器，使从触发器输出(即整个触发器输出)变到新的状态，而此时主触发器本身被封锁，不受输入信号变化的影响。即该触发器是“前沿采样，后沿定局”。由于整个触发器的状态更新是在时钟脉冲的后沿发生的，因此解决了“空翻”的问题。
与前面所述J-K触发器相比，主从J-K触发器仅进行了性能上的改进，而逻辑功能完全相同。由于该触发器具有输入信号J和K无约束、无空翻、功能较全等优点，因此，使用方便，应用广泛。
四.T触发器
T触发器又称为计数触发器。如果把J-K触发器的两个输入端J和K连接起来，并把连接在一起的输入端用符号T表示，就构成了T触发器。相应的逻辑图和逻辑符号分别如图3.37(a)和(b)所示。
图3.37 T触发器
T触发器的逻辑功能可直接由J-K触发器的次态方程导出。J-K触发器的次态方程为
Q(n+1)= J·Q + K·Q
将该方程中的J和K均用T代替后，即可得到T触发器的次态方程：
Q(n+1)= T·Q + T·Q
根据次态方程，可列出T触发器的功能表如表3.9所示。
表3.9 T触发器功能表
T 0 1
Q(n+1)Q Q
功能说明 不变 翻转 由功能表可知，当T=1时，只要有时钟脉冲到来，触发器状态就翻转，或由1变为0或由0变为1，相当于一位二进制计数器；当T=0时，即使有时钟脉冲作用，触发器状态也保持不变。
篇3：数字逻辑上机考试系统设计
数字逻辑作为计算机专业基础课，培养学生逻辑思维及实践动手能力，课程主要包括线路分析及设计两部分内容[1]。其中的线路设计部分需要利用各种器件绘制线路，同时还需生成有向图及表格，显然，现有的考试系统并不能满足课程考试要求。虽然上述内容都可以通过Visio等软件生成[2]，但由于软件庞大复杂，学生操作熟练程度不同，易在有限的考试时间内影响答题。其他如电工电子等课程中也都存在类似情况，由此可见，增加适合课程内容、简便易行的图形输入功能，能进一步拓宽上机考试系统的应用范围，提高工作效率。
1 系统功能
数字逻辑的线路设计图包括各种触发器、逻辑门、可编程阵列及各器件间的连线。在实际应用中线路图多数横向排列，整个线路左侧为输入端，右侧为输出端，如图1所示。为简化操作，本系统采用此种排列方式。
为便于操作，将每种器件以快捷按钮的形式列在绘图区域上方，如图2所示。选择器件拖放至相应位置，根据题目要求调整器件形态及大小，使线路布局协调合理。
根据上述要求，系统实现功能如下：
(1）器件能平移、缩放，无需旋转
(2）根据器件类型改变端口数量及规模。如果是逻辑门，能改变其输入端口数量；如果是可编程阵列，能改变输入及输入端数量、阵列规模。
(3）图2中空白处可进行文本输入，用于标识器件及其端口名称。
同Visio等专业绘图软件相比，本系统具有以下优点：
1）各种器件一目了然，操作简便快捷，学生更能专心答题。
2)Visio等软件以图片或其他指定格式保存文件，数据量大；系统以文本形式保留记录控件形态的一些数据，数据量很小，无论是阅卷时显示绘图还是后期的试卷管理，都更加有利。
2 设计原理
系统采用模块化设计思想，每种器件对应一个类[3]。由于结构特点及行为方式不同，连线另由一个类实现。添加一个器件或一根连线，就由对应的类生成一个对象，实现线路的绘制工作。
2.1 器件类的结构
器件类的结构如图3所示。
绘图过程中，系统不断地检测鼠标位置及状态。当鼠标点击快捷按钮，拖动并最后释放时，由相应的器件类生成对象，将此时鼠标的坐标赋予对象的位置。对象以此为中心，按照其余属性的默认值绘制器件。
例如，添加一个具有4个输入端的与门，操作步骤如下：
(1）点击“与门”的快捷按钮，拖至线路图的适当位置，生成一个具有两个输入端的与门。
(2）在该器件上单击鼠标右键，弹出窗口输入端口数4，确定后关闭窗口。
(3）点击拖动器件边线，改变大小使之与周围器件匹配。
2.2 线路连线
系统的线路连线以直线段表示，类的结构相对简单，如图4所示。
将多条直线段相连可构成图1中的折线形式，虽然这种实现方式需要系统管理更多的对象，但易于操作。Visio将折线作为一个整体，在调整各线段方向位置时，操作不当可能会突然出现方向相反等意外情况。显然，在考试这种紧张的气氛中操作简单易行是更重要的。
系统同时也借鉴了Visio在连线操作上的优点，即吸附能力。在绘图区内，如果没有点击器件快捷按钮，系统会判断鼠标处于划线状态，当鼠标距离某个器件端口或其他连线10个像素范围内时，系统会自动作出提示，用户只需点击确定即可，进一步提高便利性。
3 实践
系统在实验室环境内运行通过，单机配置为酷睿i3处理器，4G内存，Win7操作系统。考试期间系统运行流畅，回收试卷时120台机器同时上传数据至服务器，未出现拥堵现象。213份试卷压缩后仅为100M，保存连续4年科目试卷也不存在数据压力。
4 结语
系统在满足当前上级考试基本功能基础上，实现图形输入功能，一方面提高学生答题效率，另一方面也能提高了教师工作效率。系统具有良好的应用价值，同时也为其他类似科目的上级考试提供了一定的示范效应，在拓宽上机考试范围上有着积极意义。
摘要：设计具有图形输入功能的上机考试系统,将数字逻辑课程中的各种器件以快捷按钮形式列出。系统以模块化思想设计、操作简便易行、数据量小、便于试卷管理。系统具有良好应用价值,也为其他类似课程的机考提供有益的参考。
关键词：数字逻辑,Visio软件,上机考试系统
参考文献
[1]欧阳星明.数字逻辑设计[M].北京:人民邮电出版社,2011:74-76.
[2]杨继萍,夏丽华.Visio 2013图形设计标准教程[M].北京:清华大学出版社,2014:21-48.
篇4：《数字逻辑电路》教材改革浅析
一、压缩了传统内容,增加了新知识
劳动版《数字逻辑电路》第三版(以后简称三版教材)有8章,153页,包含18个实验。第1章删除了学生难以理解的RC瞬态过程,这个内容包括电容的充电和放电,时间常数与瞬态过程快慢的关系,积分电路、微分电路、引导电路等一度作为重点来介绍,虽然很重要,但也是难点,学生不易掌握,造成了课程刚开始学生就产生畏难心理,不利于后续章节的教学,删去这部分内容后,减小了教学难度,知识结构衔接更加合理,可以说为学生扫除了一个学习的障碍。在介绍逻辑门电路时,侧重集成TTL、集成MOS门电路,把分立MOS门电路略去,增加了门电路的应用,既压缩了篇幅,又拓宽了知识面。在讲解组合逻辑电路时,突出了组合逻辑电路的分析和设计,增加了新知识——只读存储器(ROM),这是数字电路的存储单元,是数字系统的重要组成部分,把组合逻辑电路的竞争冒险单独作为一节来讲,解决了学生在设计组合逻辑电路时,因为化简逻辑函数而导致的逻辑错误问题,而用数据选择器实现逻辑函数以及用译码器构成数据分配器,对开阔学生视野很有帮助。在介绍触发器时,沿着触发方式这个主线,不在按TTL和MOS来分别叙述,把主从RS和主从JK放在一节,删除了六门触发器,而强调了触发器的分类和转换,这部分内容改进较多,把知识点重新整合,既增加了内容,又减少了篇幅,为学生学习触发器的应用提供了方便,又便于老师教学,可以说是三版教材的一大亮点。对于时序逻辑电路的改进主要体现在设计方面,过去不讲时序逻辑电路的设计,增添这个部分,虽然起到了拓宽知识面的作用,但是对技校学生来说,设计起来还是比较困难,笔者在教学中,把它作为选学内容处理,只有个别学生对时序逻辑电路设计感兴趣,提出相应的问题。数模和模数转换是沟通模拟电路和数字电路的桥梁,通常称为接口电路,在数字系统中应用日益广泛,三版教材对这个新内容单独在第7章进行了详细的分析,解决了模拟信号的数字化和数字信号模拟化问题,为数字电路处理模拟信号提供了依据。最后又专门新增加第8章来介绍数字集成电路的应用,分析了数字系统的组成,探讨了交通信号灯控制电路和数字式测速仪的设计、组装、与调试两个实例,为提高学生的动手能力和想象空间打下了坚实的基础。
二、突出了实训
三版教材一个突出的特点就是大量增加了实验内容,从二版的7个实验增加到18个,通过实验,学生可以很好地巩固所学的理论知识,开阔视野,发现问题,探索解决的办法,真正做到理论和实践相结合。在带领学生实验实训的过程中,笔者主要是启发学生扩大知识面,要求学生自己动手,从理论出发,结合具体电路,引导学生更全面地理解数字电路的内涵,独立完成数字电路的设计、安装与调试,并能够分析可能出现的各种问题。从数字实验仪器的使用,到各种门电路的特性测试,用不同的门电路实现逻辑功能,设计与调试数字电路,各种组合逻辑电路的结构和应用,时序逻辑电路的应用与调试,再到A/D和D/A转换实验、数字电路的综合应用等,学生们产生了强烈的求知欲望和探究心理,上实验课的积极性空前高涨。有时是单个实验,有时是一个知识模块作为一个课题,突出了技工教育强调实际工作能力的特点,理论紧密联系实际,符合学生的认知规律,通过实例,让学生学会实验仪器的使用,用数字电路器件构成简单的数字系统,最后设计制作出一个复杂的实用型数字系统,使学生全面掌握该课程的学习规律,并着重培养学生的自学能力,为今后继续学习打下良好的基础。
三版教材配套的《数字逻辑电路第三版习题册》精选了大量的习题,题型丰富,难易适度,为学生学习和教师授课提供了方便,但也有个别习题逻辑不够严密,如第1章第2节第三大题第六小题,把下列码转换为十进制数第一题,(111 0100)8421BCD =( )10,笔者认为,少了一个0,应为(0111 0100)8421BCD =()10。希望电子类教材改革的步伐不断加快,推动职业技术教育全面快速发展。
篇5：数字逻辑理论
第一章 数字逻辑理论
1.1掌握占空比的概念（04年第九题提到占空比）。
1.2掌握二进制，八进制，十进制，十六进制的相互转换关系和各自的概念，以及二进制的优点。另外熟悉串行和并行两种传输方式，后面学到组合逻辑电路的时候可能会出把串行电路变成并行电路的题，1.3另外二进制加法和减法的运算以及原码。反码和补码的变换，以及带符号减法运算两种方式。后面设计加法器和减法器的时候可能会涉及到，1.4编码的那一块掌握8421码5421码2421码，能写出来，记得一年的真题中写到了要写出来这几个码，所以要掌握他们的形式，另外要知道什么是有权码，什么是无权码另外就是重点要掌握格雷码的性质和特点，并且能写出从0到15各自的格雷码形式，这是一年的考题！
1.5掌握与或非三种基本的逻辑运算和符号表示，另外就是会用开关法表示与或的关系，有一年的考题三分就是这些简单的内容，而且重复会出现。另外就是掌握与非，或非，异或，同或之间的关系和符号表示方法。这是基础，1．6了解逻辑函数的表示方法，不用特别的看，明白即可！提到哪种方式要知道，会表示。这一章一般都是考概念的题，不过他也是后面要学习的许多东西的基础。掌握了才能更明白后面的一些东西，下面把考题写下，2003 第八题第四个，2004年第八题第一个05年的第八题第一个，06年第八题第一个08年第八题第一个07年第八题第一个第三个。
第二章
2.1 掌握逻辑代数的基本形式和基本定律。，和三个基本规则，带入规则，反演规则和对偶规则。逻辑代数的化简方法这个重点看自己掌握程度吧，第二节就是讲的是卡诺图的化简方法，2.2卡诺图的化简方法要重点掌握，因为到后来时序逻辑电路设计的时候用的很多，所以2.1和2.2要做适量的题目，并且要多看几遍，增强印象，另外卡诺图的化简，书上只涉及到2个变量，3个变量，4个变量，你可以参考其他书，还有5个6个变量的情况一般不会出现，因为我没有看过，而且做每年的真题，也没有遇到变量很多的情况。另外书上只提到最小项，其实还有最大项的说法，这个要参考其他的书，因为考试的时候好像有最大项的提法，这点给的建议是参考那本学校指定的书，不过内容不多，可以大致看看，很容易明白的，还有就是可以参考重邮的那本数字电路，这个方面也有介绍，另外我的那个讲义上也讲到了自己要看明白，和那些人一起商量搞懂这些知识，另外就是卡诺图的化简方法及注意的原则要注重掌握，以及卡诺图画圈的时候应该注意的规则，把课后习题相关内容做完，明白即可。还有就是多余项的处理。要根据情况去化简。这个在设计逻辑电路的时候经常用得到，在讲义上叫随意向，记住叫法的不同。还有最大项和最小项之间的关系，就是最小项的取反，记住 本章是以后学习的基础，因为再设计逻辑电路的时候都要涉及到
这张有些东西要是你逻辑思维好的话不难，要掌握方法，因为几乎后面的每道大题基本上都要涉及到逻辑函数的化简，所以要重点掌握。否则大题中你的化简做错的情况下，电路就全错了，要注意这一点，一般情况下单独出题的情况很少，只有简答题中有几个吧，不过大体都要涉及到化简，03年第八题第五个，04年第八题的第二个05年第八题的第二个。第三个。
第三章 逻辑门电路
这个最好根据讲义和题目去看，因为我也没有看明白，这一章不算是重点，常考的内容我已经写到了讲义上。这章有许多题目我也不会，建议去听一下优酷中的那个老师讲的，是哈工大的老师讲的，在搜索中输入哈工大数字电路即可出现。下面我把这张重点考得东西写一下，有些考的我也不是很懂，三极管的原理一定要掌握，分清基极b，集电极c，和发射极e，还有就是当基极和集电极之间的电压大于0.7V的时候发射极和集电极之间是导通的，就是相当于短路，如果发射极接地的话那么集电极就相当于接地。一般复杂的电路都是根据这个原理去推断的，其他的我也不太懂，还有就是开门电平和关门电平，这个定义在重邮的那本书上有定义和详细的解释，详细的解释我已经写到了那本将以上了，认真看一下吧，开门电阻和关门电阻的含义，关门电阻就是当电阻小于0.91K欧姆的时候相当于低电平，这个就是关门电阻，开门电阻就是当电阻大于3.2k欧姆的时候相当于逻辑一，这个就是开门电阻。另外就是与非门的伏在输出特性这个是一年的考题，我当时不知道什么意思，还是重邮的那本书上有这个讲解，那个讲义上也有，也就是当与非门的发射极的电阻高于2k欧姆的时候则输出的电压时1.4V2008年的第八题的第二个就是这个题目和对应讲义上的图的解释，另外要掌握扇出系数的概念，就是讲义上的，门电路的扇出数就是在其正常工作的情况下，所能带同类门电路的最大数目，还有扇出系数的计算方法，下面就是两类特殊的门，（1）集电极开路门，OC门，这个掌握的主要是国标的画法。功能，和特点，我已经写
到讲义上了，另外就是上拉电阻的计算，我没有看懂。也没有碰到类似计算的考题，所以建议看不懂的话就别看了，不过那个公式要了解，（2）三态门，三态门的特点和功能已经写到讲义上了，（3）另外就是课本116页那个讲了多余端口（空余输入端）的处理，要记下来因为好像
重复考了几次，课本上我已经用红线表示出来了。
2007年第八题第五个说明OC门的特点和应用，08年就是与非门输出特性，05年简述三态门的特点和应用，04年第八题第四个说明与非门和或非门空余输入端的处理方法03年第六个已输入低电平为例说明TTL门电路为什么会有扇出限制（我不会，可以看看优酷上的讲解把这一章的内容搞懂）03年第八题的最后一个是简述OC门的特点和功能用途（07年重复该题）还有讲义上讲到的例题。
第四章 组合逻辑电路
4.1组合逻辑电路的分析自己会分析即可，把课本上的看完，明白其中的道理，以后再分析此类问题的时候按照书上的步骤做即可，4.2 组合逻辑电路的设计类似吧，按说应该是先讲完组合逻辑电路中的原件后再讲这些，呵呵，再设计组合逻辑电路的时候要按照此章的内容的步骤去设计即可，4.3竞争冒险，明白竞争冒险的原因，然后掌握消除竞争冒险的方法，要记下来，可能会考概念的问题，一共有三个：
（1）发现并消去互补相乘项。
（2）增加乘积项以避免互补项相加，（3）输出端并联电容器
4.4
（1）编码器：知道什么叫编码，编码的位数和符号数之间的关系要掌握，2的n次幂要大于N，n为编码位数，N为要编码的符号数。掌握42编码器和83编码器优先编码器理解即可，不需要记住，另外就是编码器的扩展要看懂，理解并掌握。还有编码器的真值表还有功能要掌握。
（2）译码器，和编码器正好相反，要掌握24译码器和38译码器和他们的功能，还有就是使能端的作用，还有要会怎么两个38译码器扩展到416译码器，这个是很重要的，书中一个例题是用1个24译码器和4个38译码器组合成一个532译码器，这个要掌握，看懂，其他的原理类似。还有就是用译码器实现一个逻辑函数，就是148页的例题。210进制译码器不需要掌握，还有七段显示译码器也不需要看。然后就到了数据分配器，其实就是一个译码器。看懂数据分配器的原理，并要记住数据分配器的应用，可能会考概念的问题，（3）数据选择器，掌握数据选择器各个端口的功能，要理解并会应用156页输出的那个表达式4.4.7，明白其中的含义，另外就是掌握数据选择器的几个应用，第一：扩展，两种扩展方式，一个是位的扩展一个是字的扩展，学了储存器以后容易理解了。一般字的扩展应用比较广泛。考题中比较多。字的扩咱就是用两个八位的数据选择器扩展为16位的数据选择器。第二：就是逻辑函数产生器，这个要掌握例题4.4.7，另外就是数据选择器的优点是无需对函数进行化简，第三个应用就是实现并行数据到串行数据的转换。这个其实要用到定时器为实现其功能。这个要看看，要明白怎么转化的，以后的考题中可能会遇到这个问题。
（4）数据比较器
掌握一位数值比较器和两位数值比较器的真值表和各个端口的作用。看看理解数值比较器的扩展，这个数值比较器出一般都是很简单的，不会涉及太深的内容。两种扩展方式要掌握。理解。
（5）加法器
第一 半加器的定义没有考虑低位进位的加法运算称为半加。掌握半加器的真值表和表示方法，以及符号中各个符号代表什么，第二：全加器的定义就是能进行加数，被加数和低位来的进位进行相加。要掌握全加器的真值表以及各个端口代表数的什么意思，163页4位串行进位全加器要掌握其中的原理，如果给出四个一位的，变成四位的就是这样变。165页加法器的扩展方式要弄懂，（6）减法器
有一年好像考过吧，不过这个比较难理解，要把167页的那个图理解了，主要是根据图相关的讲解进行理解了，好像有过要设计减法电路。要注意这方面。
4.5组合可编程逻辑器件属于存储器那一部分的内容，（暂时先省略）
这部分组合逻辑电路的设计很重要的一般情况下大概有20分左右的题目是单纯的组合逻辑电路的，还有一部分是组合逻辑电路和时序逻辑电路综合的，所以这部分掌握好很重要。这部分的例题就不一一列举了，看讲义上的那些题目弄懂。建议把课本上的习题做一遍，第五章锁存器和触发器
5.2 锁存器
锁存器是对脉冲电平敏感的存储单元电路，而触发器是对边沿敏感的电路，可以分为上升沿触发和下降沿触发。这是锁存器和触发器的区别，另外就是在讲义上根本没有锁存器的概念，只是重点讲解了各个触发器的功能。所以这一章根据历年考题来看。SR锁存器还是看看，为了防止意外考试，然后这一节重点我都用红笔画在书上了，那些就是我感觉的重点。209页消陡电路时怎么工作的，我记得当时考重邮的那位同学问过我，最好看看吧，其他的可以跳过不看。掌握了D锁存器的特点就行。至于那些传输门不用也别了解
5.3 触发器的电路结构和工作原理
触发器的类型根据将以上看吧，可能会考简答题，书上分为三种，讲义上分为四种，以讲义为主吧。主从触发器中的功能表中有一个S和R一个是置0一个是置1，这个以后再设计电路的时候可能会用到这两个按钮的作用。其他的不用看了，5.4触发器的逻辑功能（这是重点，好好看看0
(1)首先区分什么是现态什么是次态（225页课本中有定义）
（2）掌握D触发器，特想表特性方程和状态图都要掌握
（3）JK触发器同上
（4）T触发器（还有T’触发器）
（5）SR触发器（这个不是常考，但是还是要掌握看懂）
（6）各个触发器之间的转化。这个不仅仅是书上的D触发器转化为别的触发器，以后做题的过程中会用得到，掌握转换的过程，讲义上也特别的写明了。
这一章主要的内容就是掌握各个触发器的功能，并在实现逻辑功能的时候用得上。
这一章的习题就不一一写了，许多设计的题目要自己看懂。这是时序逻辑电路设计的基础。
第六章 时序逻辑电路
6.1 明白什么是次态，什么是现态。另外理解什么是输出方程，什么是激励方程。，什么是状态方程。了解时序逻辑电路的主要特征。明白什么是异步时序电路和同步时序电路。
（2）248页的例题要弄懂，三个逻辑方程组要回列，这个要做题明白是什么，会写状态表，画状态图和时序图，这个一般是分析时序电路逻辑功能的必要的步骤。
6.2 同步时序逻辑电路的分析。这一节要掌握怎么分析同步时序逻辑电路。多做题去明白。
6.2.1和6.2.2的例题不错，看懂明白，可能会有问题说最后判断电路的逻辑功能这个刚开始做题时可能不知道为什么书上会那么想。等你做很多题目的时候你就能理解了，多做题对比答案，增强分析能力。多见见这种题型，一般逻辑功能就那么几个。
6.3 同步时序逻辑电路的设计
这个是重点中的重点，一般将近=一半的分数和答题都在这。一半后面的两道答题会设计和存储器有关或者和组合逻辑电路综合的题目，同步时序逻辑电路的设计这个过程不是很麻烦，但是后面化简的时候要仔细认真，在建立原始状态表和状态化简的时候这方面一定要仔细，一半此类题目考的就是你的耐心和细心，10年倒数第二道就是一个同同步时序逻辑电路的设计题，我花了20多分钟才写完，那道题25分。
6.3.1 设计步骤这个要仔细明白每一部的内容。重点我已经划到我的书上了。
6.3.2 同步时序逻辑电路的设计举例。这一届要重点掌握它的分析方法。以及每一个步骤这个东西要多做题自己去明白和体会其中的道理。另外就是要重点明白什么是具有自启动能力，还有就是状态化简的哪一方面，有两种不同的化简方法，现在我不太清楚了，但是有一种就是不需要检查状态就是做出来就具有自启动能力，这个一定要重点掌握。因为考试的时候无论怎么样都不要做这方面的检查，因为你已经写上了，再改的话很麻烦，所以一定要掌握那种不需要检查是否具有自启动能力的化简方法。还有就是6.3.2例题中那个JK触发器的状态确定要参考书上的，但是好像讲义上给出了另外一种化简方法，要掌握讲义上的那个，因为那个就是具有自启动能力的那种。书上的化简方法也要掌握，但是做题的时候尽量多的使用讲义上的。另外就是原始状态图化简的时候出了书上的那种方法以外还有就是重邮上的那本上也有的另一种方法，有时间的话最好参考看一下，没时间的话掌握现在课本上的即可，这个要靠做题去体会了。许多问题要自己去明白了。这一节可是重点，要把课本上的题目做了，做多了才能明白。
6.4 异步时序逻辑电路的分析。这个要明白什么是异步时序逻辑电路，另外就是要会分析，这个不要求会设计，这一定要自己看明白，虽说题目考的不多甚至不考，但是有许多情况下会考的到，比如异步二进制计数器的设计什么的，很多的，学会分析即可。
6.5 若干典型的时序逻辑集成电路
（1）寄存器，这个要看看吧，主要看看每个端口的功能是干什么的，看懂功能表即可，但是好像在我记忆中没有考到这方面的设计内容。
（2）移位寄存器这个要是重点掌握的。首先掌握单项移位寄存器的特点。和基本原理，还
有多功能寄存器的特点，另外就是双向寄存器的功能表要重点掌握。还有看看环形计数器的特点
（3）计数器，这个算是每年必考的一个东西，首先掌握简单异步二进制计数器的特点和基本原理。另外就是掌握二进制计数器的状态表。还有就是74161计数器要重点掌握它们的功能。掌握各个端口放入名称，这个你们做历年真题就明白了，这个是每年都要涉及到的东西。所以要重点看看，必须掌握。另外就是计数器的扩展，这个自己要会，并且明白怎么扩展。非二进制计数器不需要掌握，看懂即可，没时间可以不看。
用集成计数器构成任意进制的计数器这个296页的要看懂，明白，要明白反馈清零法和反馈置数发的不同之处。6.5.3和6。5.4的例题 要掌握。后面涉及这方面的题目很多要重点掌握。（4）环形计数器和扭环形计数器要明白它们的状态有多少，这个我在讲义上写了，要重点看看。好像有一年的考题涉及到了。
这算是数电中最重点也是最难的一章了，一般后面的大题都要涉及到设计电路，不是组合就是时序，所以重点的这几章内容要好好掌握，这个最好要把后面的习题做一遍，自己好好掌握。不然你看一遍不做题是没有感觉的。看懂不一定代表你会了或者你会做题了。
第七章 存储器和可编程逻辑器件，这个要看看讲义上的东西了，讲义上的总结很好，掌握不同可编程逻辑器件的特点，有的或门固定与门可编程，有的相反，有的都可以编。另外就是还要掌握用可编程逻辑器件设计电路，或者实现一个逻辑表达式，这个在组合逻辑电路第五章最后的内同要涉及到，那节自己看看，这一章不算是很重点，但是他会考察一些概念的问题，有些问题我也不明白。比如08年第四题的第四个，04年EPLD和FPGA的特点。这些问题都很难的，这个靠自己去总结。
7.1.1 明白ROM的组成。333页上面明白什么是数据线和地址线，什么是字长即可，其他的不用看，7.2.4存储量扩展，这个算是这张比较重点了，因为后面有的答题就是要么扩展字数，要么扩展位数，分值也很大吧。
7.3.2 CPLD的特点看看
7.3.3FPGA的特点也要看看
这章也就是这么多了，另外就是讲义上的东西要看看，还有就是那个优酷上的视频，这章建议有些东西参考老师讲可能会更明白吧，第八章就是脉冲波形的变化与产生
说实话这章以前我看了看只是考了一些概念性的问题，比如单稳态触发器有几个状态，单稳态触发器的分类等等吧，不过10年的考题中有一道是设计一个脉冲波，好像应该用到这个章的内容，这章在大纲上没有要求但是为什么会考到我也不清楚，不过当时我们考重邮的那些同学他们是把这一张作为重点，我的建议是大家还是看看吧，我也说不清楚该怎么办。毕竟我已经考上了，我感觉即使看也要有重点的看看电路设计的哪一方面吧，关于什么参数计算的应该考不到，而且我的建议是参考一下别人的数电的教材吧，毕竟我考试的时候还没有看到关于555定时器的应用。
第九章 数模模数转换
9.1DA转换这个看看讲义把，对比课本看。因为不同的转换方式可能叫法不同，这一章占得分值不多，可能会考一些概念的问题，大家可以参考每年的真意出题的重点复习。
DA转换器的分类另外就是转换器的一些参数的比如电流或者电压的计算方法大家要掌握。还有就是他们的优缺点。也要掌握。
转换器的技术指标就是分辨率的计算应该算是考的，要掌握，课本上和讲义上的计算好像不一样要参考讲义上和他说的那本参考书上的内容。
9.2 AD转换器的一般过程掌握名字即可。量化的方法课本上和讲义上不太一样。还是要把课本上先掌握在理解将以上的东西，10年好像没有涉及到大题是关于这章的。量化的方法要掌握。并行转换的优缺点要掌握，另外就是用的几个比较器，448页我用红笔写了，要仔细看看。并且要掌握并行转换的优缺点。449页上面我用红笔画了
逐次比较型的要掌握怎么比较的，这个好像后面有题，并且写出转换后的编码，这个要看懂。理解掌握。
双积分的我把各个参数的计算方法看了看，并理解掌握了。不过好像考的题目不会过多涉及到，而且也比较难理解，我的建议是打击有时间的话看看，没有的话就了解几个参数的计算方法死记下来也可以，虽说没有考过，但是不一定以后不考。
AD转换的精度也要会计算。
篇6：数字逻辑实验心得
第一次做的数字逻辑实验是全加器，那时什么都还不太了解，听老师讲解完了之后也还不知道从何下手，看到前面的人都开始着手做了，心里很着急可就是毫无头绪„„
老师说要复制一些文件辅助我们做实验（例如：实验报告模板、实验操作步骤、引脚等与实验有关的文件），还让我们先画原理图。这时，关于实验要做什么心里才有了一个模糊的框架。看到别人在拷贝文件自己又没有U盘只好等着借别人的用，当然在等的时候我也画完了全加器的原理图。
拷了文件之后有了实验操作步骤才开始慢慢跟着步骤操作，如此很不熟练的开始了第一次实验。中途仿真编译等了好久终于激动的看到进度显示99%的时候突然就“无法响应”了！失落之余也只能关了重新做„„时间很快就过去了，轮到第二组，实验还是没有完成。花了一些时间终于下载好了结果也正确了，但由于是第二组实验的时间所以只能等下次再交给老师检查。但是心里还是很开心！到最后通过自己的努力最终把第一个实验完成了，这是一个好的开始！
但是我没想到的是，后来做第二三四个实验的时候都来不及给老师检查这第一个实验。不过开心的是做完第五个实验的时候终于把第一次实验的尾收了，突然觉得原来认为很难做的第一个实验现在看来是那么的简单！
真的发现实验的次数多了，熟练了，知道自己要做的是什么，明确了目标，了解了方向，其实也没有想象中那么困难。
实验二心得
第二次做的实验是编码及译码器的应用，相对于第一次的实验难上了好几个层次。而且之前记得的操作步骤现在几乎忘了，只能从零开始，看一眼操作步骤做一步。
在老师的指导下勉强把原理图画出来了，但是编译的时候还是发现了很多错误甚至少了一些器件。在慢慢摸索的过程中也渐渐懂得了其中的原理。该选什么器件？线怎么连？要选择那些引脚？等等。虽然到最后结束两小时之后还是没能完成本次实验，但是心里有一种成就感，因为我终于开始理解了！毕竟这个实验对于我来说还是有一定挑战的。
这一次把做的工程文件都上传到服务器上了，所以先对于第一次实验就方便多了，不用再因为换机子的问题到处借U盘了。我发现想安安心心的做好实验选择一台好的电脑、好的下载电路板和好的数据线是很关键的，所以以后做实验一定要早点到！
两次的实验都没能拿到实验报告让我非常着急，甚至担心第三次实验又会像这次一样。但是这个想法在下一秒马上被否决，我对自己有信心，有一个声音告诉我，我一定能完成实验！
两次实验都因为准备不足导致时间不足而没完成实验，所以下次实验一定要先做好充分的准备，比如先画好原理图，熟记操作步骤等。
最终第二次实验也是在做完第五次实验才完成，所以第二次实验成为了最后一个被检测并得到实验报告的实验。而且中途还出现了一些问题，但被我解决了，所以结果是美好的！
实验三心得
第三个实验要做的是用4位全加器74LS283实现由8421码到余3码的转换。这个实验虽然比第二个实验难一些，但是经过两次实验后我已经能较熟练的运用软件了，而且之前也把原理图大概画出来了，经过老师的讲解很快就准确的做好原理图，这次选择的电脑也运行得很快，又不用进行波形仿真的操作，一个小时没有就完成了，但是在等下载电路板和数据线这里花了大部分时间。这一次顺利的完成了实验，拿到了第一张实验报告纸！
介于前两次实验都遇到了重重阻碍，这一次如此顺利的完成实验让我有点受宠若惊，有点经历风雨见彩虹的感觉，也超有成就感！也让我有了更大的信心，只要用心努力做就一定能顺利完成实验！但是还是没有剩余的时间来完成实验一二，眼看只有两次机会了说没有压力是不可能的，但是没有压力哪来的动力呢？有了成功的经验以后操作起来就更加顺了，一定可以把实验完成的！
这一次能这么顺利的完成实验，准备工作是关键。预前画好原理图，选择电脑、下载电路板，由于借U盘不方便我还买了U盘，一切准备就绪接下来做实验就简单多了。相信只要按照这种方法进行实验一定会像这次一样收到很好的效果！
我也相信随着熟练度的提高知识的积累速度也一定会提上来，从而腾出时间来完成实验一和实验二。
实验四心得
此次实验旨在学习用触发器和门电路设计时序电路，熟练掌握D触发器和JK触发器的特性，能够灵活，实现用D触发器 设计四位移位寄存器。
现在的我已经熟练掌握了操作步骤了，也能较快的画出原理图，有了之前的经验，这次实验起来也没有之前那般困难了。也能处理出现的一些问题了，但是在最后下载那一步的时候还是花了很多时间改错，换机子、换下载电路板、换数据线问题依然存在，后来让一个同学检查了一下才知道原来下载的器件选错了！大叹一声，本来简单的一个错误可是由于不了解其中的所以然就是弄不出正确的结果，这让我想到了一句话：内行人赚外行人的钱。真的就是这样！懂得就很简单不懂就无法继续操作，哪怕只是一个小小的错误。
这一次因为这个原因又没有多余的时间做实验一二，但幸运的是实验四成功通过！经过这样多次出现问题解决问题，操作起来也更加的得心应手了！哪条线链接错误，哪个引脚设置错误，也能很快的找到了，动作开始渐渐完善起来。
还有一次实验机会了，要一次做完三个实验来得及吗？压力更大了，但是就算不能全部完成也要尽全力在有限的实验时间里完成几个实验，而且我有预感下次一定能顺利做完！因为我自认为不会在有什么错误什么问题能让我停滞不前了。
最后一次全力以赴！
我相信自己一定可以完成实验！
实验五心得
这次实验目的是学习用集成触发器设计时序电路。实验是设计一个60进制计数器，用一个数码管显示，用四个二选一电路实现个位和十位的切换。这次实验进行的很顺利，在快速完成第五个实验之后又顺利的做完了第一个实验的收尾工作。在第二组实验的时候我也完成了我的第二个实验。所以结果就是如我所愿的将五个实验全部完成！实实在在的幸福感此刻还深深的感受着！
不得不说只有努力后坚持下来了，才会成功！
已经做了有四次数字逻辑实验，每一次都有新的收获，在做实验的过程中，由想象中的接触到实物，经过自己的思考，动手，牢牢的记在了心里。对一些问题有了自己的想法。在作实验的时候，带着思考与问题去做实验，在做的过程中，问题会不断的出现，有些时候会发现真的好奇妙，动手能力在无形中提高。实验总结经验如下： 1早点去，找台好装置。
2做实验时一定要严格按照要求操作避免走弯路。3实验时别停下来，灵感稍纵即逝。