基于MAXPLUSⅡ的两位全加器的设计

2023-02-22

1 MAXPLUSⅡ软件与VHDL语言介绍

MAXPLUSⅡ是一款非常成功的EDA设计软件, 在全球拥有广泛的用户群。它的强大功能使开发者能够缩短产品设计周期、减少上市时间。

EDA技术首先要对系统的行为、功能进行正确的描述, 那么硬件描述语言是各种描述方法中最能体现EDA优越性的描述方法。它实际上就是一个描述工具, 其描述的对象就是待设计电路系统的逻辑功能, 实现该功能的算法、选用的电路结构以及其他各种约束条件等。VHDL是最具推广前景的硬件描述语言。

2两位全加器的设计

两个半加器可以组成一个一位的全加器, 而两个一位的全加器又可以通过一定的逻辑关系组成一个两位的全加器, 这是本文设计的理论基础。那么具体的逻辑实现分为以下几步。

(1) 设计输入。

首先用VHDL语言描述一个半加器, 并创建为Symbol:half_adder, 程序如下:

然后调用两个半加器half_adder和一个或门组成一个一位的全加器, 并创建为Symbol:full_adder, 程序如下:

通过由两个半加器组合到一位全加器的设计过程, 不难看出, 两位的全加器同样可以通过两个一位的全加器组合而得到。一位全加器和两位全加器的逻辑过程与半加器大同小异, 我们假设两个变量a, b, c和d, 一个中间和量SUM, 一个控制量CIN, 这里将CIN作为第一个全加器中第二个半加器的B端输入, 把第一个全加器的第二位输出送给第二个一位全加器的第二个半加器作为B端输入, 这里第一个全加器S端所输出的即为两位全加器的第一位, 第二个全加器S端所输出的即为两位全加器的第二位, 第二个全加器所输出第二位即为两位全加器的余位, 这就是整个两位全加器的逻辑过程。具体过程从下边的VHDL语言就可清晰地看出, 那么我们调用两个一位的全加器组成一个两位的全加器, 并创建为Symol:adder2, 程序如下:

然后使用“Graphic Editor File”创建源文件:全加器adder2.gdf。

(2) 设计处理。

设计处理主要是对上面输入的实验电路和程序进行编译, 检查项目是否有错, 并对项目进行逻辑综合, 然后对设计进行布局布线, 放到FPGA器件中去, 同时将产生的报告文件、编程文件、和用于时间仿真用的输出文件。逻辑综合就是把HDL语言或原理图翻译成最基本的与、或、非门的连接关系。布局布线把这种连接关系用芯片内部的可编程结构和连线来实现, 最终生成可以编程下载的.sof文件。