教学大纲-FPGA及硬件描述语言

教学大纲-FPGA及硬件描述语言（通用4篇）

篇1：教学大纲-FPGA及硬件描述语言

《FPGA与硬件描述语言》教学大纲

课程名称：FPGA与硬件描述语言

英文名称： FPGA and hardware description language 课程类别：实践教学课 课程编号： 学

分： 4

学

时：68 课程简介：

FPGA与硬件描述语言该课程主要讲授数字逻辑电路的基本知识、基本理论和基本分析、设计方法，并利用现代EDA技术的verilog和Multisim进行数字逻辑电路分析与设计，它起到由专业基础课向专业课过渡的承上启下的作用。本课程的教学任务是通过本课程的理论学习，使学生掌握有关数字逻辑的基本理论，熟悉数字逻辑电路基本器件的电路结构、功能和使用方法，掌握数字逻辑电路的分析方法和设计方法。通过课堂教学演示环节及课程设计，使学生掌握利用Verilog和EDA工具进行数字逻辑电路设计的方法.课程内容：

1.概论：EDA设计方法以及FPGA/CPLD特点 2.层次建模的概念 3.基本概念 4.模块和端口 5.门级建模 6.数据流建模 7.行为级建模 8.任务与函数 9.实用建模技术 10.时序和延迟 11.开关级建模 12.用户自定义原语 先修课程：《C语言程序设计》、《数字逻辑电路》 适用专业：电子信息技术

教材（暂定）：《Verilog HDL 数字设计与综合》 作者：(美)Sanir Palnitkar，译者: 夏宇闻 胡燕祥 刁岚松

电子工业出版社

参考教材：

1、《Verilog HDL数字设计与综合(第二版)》，电子工业出版社

夏宇闻

2、《电子工程师创新设计必备宝典系列之FPGA开发全攻略》，张国斌

3、《Verilong数字系统设计教程 》，北航出版社

夏宇闻

开课学院：信息技术学院

具体课程内容与安排

第一章 概述

第一节 课程介绍

第二节 学习重点及学习方法

第三节 EDA技术及发展与实现目标 第四节 硬件描述语言及IEEE标准 第五节 EDA设计流程及优点 第六节 常用EDA工具

第七节 电子设计自动化系统软件与器件

第八节 数字系统设计方法

第九节 九节 FPGA/CPLD的特点及发展

（一）采用多媒体，讲解与演示相结合

（二）内容及基本要求 主要内容： 【重点掌握】：FPGA/CPLD的优缺点，采用硬件描述语言(Verilog HDL)的设计流程。【掌握】：EDA设计流程方法及数字系统设计方法的比较和优点，自顶向下的设计方法； 【了解】：EDA工具的发展以及特点，【一般了解】：EDA技术及发展

第二章 层次建模的概念

第一节 自底向上和自顶向下设计方法 第二节 模块的基本概念 第三节 四种不同的描述方式 第四节 逻辑仿真的构成

（一）采用多媒体，讲解与演示相结合

（二）内容及基本要求 主要内容： 【重点掌握】：数字电路自顶向下设计方法以及模块相关内容的学习； 【难点】：自顶向下以及自底向上的设计思路；

第三章 verilog基本概念

第一节 模块的结构 第二节 数据类型及其常量和变量 第三节 运算符及表达式

（一）采用多媒体，讲解与演示相结合

（二）内容及基本要求

主要内容：verilog基本语法和结构 【重点掌握】：基本语法和概念以及词法约定 【掌握】：各种数据类型 【了解】：系统任务和编译指令 【一般了解】： 【难点】：各类寄存器数据类型

第四章 模块和端口

第四节

模块 第五节

端口列表 第六节

端口声明

第四节 端口连接规则 第七节

端口与外部信号的连接 第八节

层次命名

（一）采用多媒体，讲解与实验相结合

（二）内容及基本要求

主要内容：verilog的模块定义、组成部分以及端口列表以及声明和端口连接。

【了解】：verilog标示符的层次引用 【重点掌握】：模块各部分的定义和应用 【难点】：端口连接的命名规则

第五章 门级建模

第一节

门的类型 第二节 门延迟

（一）采用多媒体，讲解与实验相结合

（二）内容及基本要求

主要内容：verilog如何用门级对实际电路做硬件电路建模 【重点掌握】：门的类型与延迟，门级建模的具体设计电路 【掌握】： 上升、下降和关断延迟 以及最小/典型/最大延迟 【难点】：门级建模的具体电路实现

第六章 数据流建模

第一节 连续赋值语句assign 第二节 延迟

第三节 表达式、操作符和操作数 第四节 操作符类型

（一）采用多媒体，讲解与演示相结合

（二）内容及基本要求

主要内容：连续赋值语句以及使用数据流结构对实际电路的数字电路建模。【重点掌握】：连续赋值的定义及应用；操作符的类型 【掌握】： 延迟的概念和应用 【难点】：用数据流语句设计电路，掌握门级建模与数据流建模的区别

第七章 行为级建模

第一节 结构化过程语句 第二节 过程赋值语句 第三节 条件语句 第四节 多路分支语句

第五节 循环语句

第六节 顺序块和并行块 第七节 生成块

（一）采用多媒体，讲解与实验相结合

（二）内容及基本要求

主要内容：行为级建模的语法以及结构 【重点掌握】： 在实际电路中进行行为级建模以及时序控制机制 【掌握】：行为级建模的语法和语句，always、initial，阻塞和非阻塞以及 4 过程性赋值语句。

【难点】：行为级建模的具体实现

第八章 结构语句、系统任务、函数语句和显示系统任务

第一节 结构说明语句 第二节 任务和函数语句 第三节 其他任务和函数语句

（一）采用多媒体，讲解与演示相结合

（二）内容及基本要求

主要内容：任务与函数的定义 区别以及应用 【重点掌握】：任务和函数语句的使用 【掌握】： 模块、任务、函数和命名块定义和联系，任务与函数所需要的条件。

【难点】：任务和函数语句的使用

第九章 实用建模技术

第一节 过程连续赋值 第二节 改写（覆盖）参数

第三节 条件编译和执行 第四节 时间尺度

第五节 常用的系统任务

（一）采用多媒体，讲解与演示相结合

（二）内容及基本要求 主要内容： 【重点掌握】：assign deassign force 和release的定义和使用 【掌握】：在模块调用时用defparam语句重新定义参数值 【了解】：认识和理解系统任务，如文件输出、显示层次、选通显示、随机数生成、存储器初始化和值变转储等系统任务 【一般了解】： 【难点】： 条件编译和verilog描述部件的执行。

第十章 时序和延迟

第一节 延迟模型 第二节 路径延迟建模 第三节 时序检查

第四节 延迟反标注

（一）采用多媒体，讲解与演示相结合

（二）内容及基本要求 主要内容： 【重点掌握】：如何在仿真过程中用specify块设置路径延迟 【掌握】：延迟模型的类型和定义 【了解】：时序检查定义系统任务 【一般了解】： 延迟反标注 【难点】： 路径延迟建模的连接

第十一章 开关级建模

第一节：开关级建模元件

主要内容：开关级建模的基本知识 【一般了解】：仅作大概了解 【难点】：

第十二章 用户自定义原语

第一节：UDP的基本知识 第二节：表示组合逻辑的UDP 第三节：表示时序逻辑的UDP 第四节：UDP表中的缩写符号 第五节：UDP设计指南 主要内容：

【重点掌握】编写时序和组合逻辑UDP： 【难点】：UDP设计的原则以及与门级建模的区别

第十三章 编程语言接口 第一节：PLI的使用

第二节：PLI任务的连接和调用 第三节：内部数据表示 第四节：PLI库子程序 主要内容： 【重点掌握】：如何在仿真中使用任务和函数 【难点】：用户如何创建自定义系统任务和函数，6 第十四章 使用vrilog进行逻辑综合

第一节：什么是逻辑综合

第二节：逻辑综合对数字设计行业的影响 第三节：verilogHDL综合 第四节：逻辑综合流程 第五节：门级网表的验证 第六节：逻辑综合建模技巧 第七节：时序电路综合举例

主要内容：了解逻辑综合的方法和问题。【了解】：逻辑综合编写RTL的技巧 【一般了解】： 逻辑综合的概念和优点 【重点掌握】：可综合的结构和操作符以及逻辑综合的最佳门级网表分隔技术 【难点】：使用逻辑综合进行组合电路和时序电路的设计

三、课程考核

（一）基本要求及比例：考试是对学生掌握知识水平的检验，重点掌握内容占考试内容的70％、掌握内容占20％、了解及一般了解内容占10％。

（二）成绩构成与说明： 总评成绩 =平时学习表现（10%）+上机实验（20%）+实训项目（20%）+期末考试成绩（50%）

期末考试：

考试形式：上机闭卷考试 时间长度（120分钟）

制定人：贾政亚

审定人：

批准人：

日

期： 2014年10月1日

篇2：教学大纲-FPGA及硬件描述语言

硬件教学的逻辑建立在微电子技术基础上,因此,学习中无法形成对集成电路内部结构的感性认识。随着电子集成技术的不断发展,结构的复杂度和系统集成度的不断提高和功能的不断增加,对系统结构的感性认识更加难以建立起来。面对客观存在的事物无法建立感性认识却要上升到理性认识是一个无法回避的矛盾,而解决这个矛盾基本方法是要具备很强抽象逻辑思维能力。由于系统结构的复杂性,若没有行之有效的引导手段,很难培养和提高学生对计算机工作原理理解的抽象思维能力。

计算机硬件原理教学中的知识是点多面广。在通常教学中,总是针对不同的硬件部分的结构、功能进行分类讲解分析,通过汇编指令的执行的分析,说明硬件在软件的控制下的工作过程。对汇编指令的理解、掌握又是以了解硬件结构的工作原理为基础的。指令本身只说明CPU对该指令执行中基本功能,并不能说明取指令、译码执行并发生相应操作的控制流程。

2 建立“类描述语言”

硬件描述语言是逻辑电路的设计语言,主要承担数字系统设计任务,利用该语言的系统的描述特点,可完全适用于描述电路的行为、功能,但由于VHDL等类的描述语言属于设计语言,对于掌握者必须有较强的硬件和软件的基本知识,不能完全满足硬件教学要求。构建一种以VHDL或VERILOG语言的结构功能为基础,以较为简洁、合理的形式作为硬件教学中的硬件功能的“类描述语言”,用于系统说明硬件的控制工作方式并形成规律性的认识。利用数形相结合的思想,将抽象的描述语言与直观的图形结合起来,使抽象思维和形象思维结合。通过对图形的认识、数形的转化,使问题化难为易,化抽象为具体。

构建的“类描述语言”应具以下功能:

(1)定义系统功能

SYSTEM系统名

(2)系统设备描述功能

系统名DEFINE设备名1,设备名2,……;确定主设备

(3)系统分级模块结构描述功能

设备名(子系统) STRUCTURE结构1,结构2,……;设备组成的主要结构。

(4)结构工作方式描述功能

结构N FOUNCTION (功能1,功能2,……);结构体主要功能、作用。

INPUT (其它结构体、信号1、类型;其它结构体,信号2,类型;……);输入信号、类型及来源。

OUT (信号1,类型,其它结构体;信号2,类型,其它结构体;……);输出信号及输出方向。

(5)系统设备之间关系的描述功能

设备1 RELATION设备2,信息类型1 (IN/OUT),信息类型2 (IN/OUT),信息类型3 (IN/OUT),……;

设备1 RELATION设备3,信息类型1 (IN/OUT),信息类型2 (IN/OUT),信息类型3 (IN/OUT),……;

设备1 RELATION设备4,信息类型1 (IN/OUT),信息类型2 (IN/OUT),信息类型3 (IN/OUT),……;

利用“类描述语言”可对确定的系统及设备结构组成、各结构功能、结构体之间的工作关系、设备的基本功能、设备之间的工作关系分级、分层次、有条理进行说明。

以8086微型机系统主机结构功能为例。由微处理器和内存构成主机,是执行程序实现系统功能的主要组成部分。在系统工作过程中,外存把系统工作所需的程序和数据调入内存,微处理器从内存取指令,执行指令,处理数据。

结构及关系描述如下:

SYSTEM主机

主机DEFINE微处理器,内存储器

**微处理器结构综述

微处理器STRUCTURE控制器,运算器,寄存器

控制器STRUCTURE指令寄存器,指令译码器,微指令存储器

指令寄存器FOUNCTION (从内存取指令,暂存指令)

INPUT (内存,指令,数据)

OUT (译码器,指令,数据类型)

指令译码器FOUNCTION (对指令寄存器中的指令译码并发出译码信号)

INPUT (指令寄存器,指令,数据类型)

OUT (微指令存储器,译码信号,地址类型)

微指令存储器FOUNCTION (译码信号读出微指令控制信号)

INPUT (指令译码器,译码信号,地址类型)

OUT (受控设备,微指令/微程序,控制类型)

运算器STRUCTURE暂存器,ALU,地址加法器

暂存器FOUNCTION (暂存ALU运算中所需的数据)

INPUT(内存储器,数据信号,数据类型)

OUT (ALU,数据信号,数据类型)

ALU FOUNCTION (系统中完成数据的算术、逻辑运算)

INPUT (暂存器,数据,数据类型;数据寄存器,数据,数据类型)

OUT (寄存器,数据,数据类型;内存,数据,数据类型;标志寄存器,控制信号,控制类型)

地址加法器FOUNCTION (访问内存的物理地址的计算)

INPUT (段地址寄存器,段地址,地址类型;偏移地址寄存器/暂存器,偏移地址,地址类型)

OUT (内存,物理地址,地址类型)

寄存器STRUCTURE通用数据寄存器,专用的地址寄存器,标志寄存器

通用数据寄存器FOUNCTION (暂存各类指令执行中和数据处理中的数据、结果)

INPUT (内存,数据,数据类型;其它寄存器,数据,数据类型;ALU,数据,数据类型)

OUT (内存,数据,数据类型;其它寄存器,数据,数据类型;ALU,数据,数据类型)

专用的地址寄存器FOUNCTION (用于存放访问内存的地址信息)

INPUT (寄存器,数据,地址类型;内存,数据,地址类型,运算器,数据,地址类型)

OUT (寄存器,数据,地址类型;内存,数据,地址类型,地址运算器,数据,地址类型

标志寄存器FOUNCTION (暂存数据处理的结果的关键状态信息,CPU工作的部分控制信息)

INPUT (ALU,结果状态,控制;寄存器,数据,控制)

OUT (寄存器,数据,数据类型;ALU,数据位,数据类型)

**微处理器功能综述

微处理器FOUNCTION (发出地址,从内存取指令/数据,执行指令,处理数据,输出结果)

INPUT (内存/IO,指令/数据/状态信息,数据类型)

OUT (内存/IO,地址/端口号,地址类型;内存/IO,数据,数据类型;内存/IO,控制信号,控制类型)

**内存结构

内存储器STRUCTURE基本存储体,地址译码器,控制电路,IO通道

基本存储体FOUNC (接收地址译码信号,寻址存储单元,受控读出/写入信息)

INPUT (地址译码器,译码输出信号,控制类型;IO通道,数据,数据类型;控制电路,控制信号,控制类型)

OUT (IO通道,数据,数据类型)

地址译码器FOUNCTION (接收地址信号,译码寻址存储单元)

INPUT (地址总线,地址信号,地址类型)

OUT (基本存储体,译码信号,控制类型)

控制电路FOUNCTION (接收处理器的读写控制信号,控制被选中的单元读出或写入信息)

INPUT (处理器,读/写信号,控制类型)

OUT(处理器,状态信息,状态类型;基本存储体,读/写信号,控制信号,控制类型)

IO通道FOUNCTION (存储器输入/输出信息的通道)

INPUT (数据总线,数据,数据类型)

OUT(数据总线,数据,数据类型)

**内存功能

内存FOUNCTION (接收地址,寻址内存单元,接受读写信号,数据写入/读出)

微处理器RELATION内存,地址信息(OUT),控制(OUT),数据信息(IN/OUT)

3 结语

采用“类描述语言”的方式可以很好说明系统的结构组成以及各组成之间的工作关系。这样构建一种新型的硬件教学平台,建立一种有待探索的全新教学模式,有利于建立逻辑性更强的理论体系。更重要的是有利于形成条理性的认识,有助于对知识的系统整体结构理解,有助建立一种全新的思维。

摘要：计算机技术的快速发展使高等院校的计算机技术教育面临着具大压力与挑战。着力培养学生的对学科知识形成规律性的认识,使学生高效理解和接受新知识,提高学生的创新思维能力,使之具有独立发现问题、解决问题能力。计算机硬件教学是计算机科学技术教育中的非常重要的一个环节。由于硬件的功能不断增强、结构更加复杂,其内部结构无法直接观察等特点,使得硬件的教学需要探索一种新的教学方法以提高教学效率。

篇3：教学大纲-FPGA及硬件描述语言

关键词：VHDL；电路系统；数据选择器

中图分类号：TN79文献标识码：A文章编号：1009-3044(2007)12-21658-01

The Design of Circuit Systems Based on VHDL

MIN Xiang-guo

(Physics and Electronic Engineering Department,Zaozhuang University,Zaozhuang 277160,China)

Abstract: Designing circuit systems using VHDL has the advantages of comprehensive design technologies,flexible design methods and wide range support. The method and process using VHDL to design circuit system is presented through an example of a multiplexer design. The simulation result shows that it can reduce the design difficulty of digital system and improve efficiency.

Key words: VHDL;circuit system;multiplexer

1 引言

VHDL (Very High Speed Integrated Circuit Hardware Description Language)是美國国防部在20世纪80年代中期开始推出的一种通用的硬件描述语言。作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，VHDL语言在电子工程领域已成为事实上的通用硬件描述语言。VHDL为设计者提供了一种全新的数字系统的设计途径。使用VHDL语言不只是意味着代码的编写，更是为了便于建立层次结构和元件结构的设计，利用VHDL编写的电路模块可被重复利用。故可以简化设计者的设计工作，大大缩短设计时间， 减少硬件设计成本，提高工作效率。

2 VHDL的优点

VHDL主要用于描述数字系统的结构、行为、功能和接口。应用VHDL进行工程设计的优点是多方面的：

(1)具有更强的行为描述能力，是系统设计领域最佳的硬件描述语言。

(2)具有丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。

(3)VHDL语句的行为描述能力和程序结构决定了它具有支持大规模设计的分解和已有设计的再利用功能。该功能能满足市场大规模系统高效、高速的需要，可替代多人甚至多个代发组共同工作。

VHDL的许多优点给硬件设计者带来了极大的方便， 自然被广大用户接受， 得到众多厂商的大力支持。使用VHDL设计数字系统已成为当今电子设计技术的必然趋势[4 ] 。

3 “自顶向下”( Top-Down) 的设计方法

随着数字系统设计规模的急剧加大，“自顶向下”的设计方法成为现代EDA设计的趋势。传统的系统硬件设计方法是采用自下而上的设计方法。即系统硬件的设计是从选择具体元器件开始的，并用这些元器件进行逻辑电路设计，完成系统各独立功能模块设计，然后再将各功能模块连接起来，完成整个系统的硬件设计。而在VHDL的设计中，采用“自顶向下”( Top-Down) 的设计方法，设计常用流程图如图1所示，系统被分解为各个模块的集合后，可以对设计的每个独立模块指派不同的工作小组，这些小组可以工作在不同地点，甚至可以分属不同的单位，最后将不同的模块集成为最终的系统模型，并对其进行综合测试和评价。“自顶向下”设计的基本步骤为:

(1)分析系统的内部结构并进行系统划分，确定各个模块的功能和接口;

(2)编写程序，输入VHDL代码，并将其编译成标准的VHDL文件;

(3)VHDL 源代码进行综合优化处理;

(4)配置，即加载设计规定的编程数据到一个或多个LCA器件中的运行过程，以定义器件内的逻辑功能块和其互连的功能。

(5)下载验证，通过编程器或下载电缆载入将步骤(4) 得到的器件编程文件下载到目标芯片中，以验证设计的正确性。

图1 VHDL工程设计流程图

4 VHDL的设计举例

下面以4选1数据选择器为例说明使用VHDL的设计过程。4选1数据选择器框图如图2所示。

该数据选择器的VHDL描述如下：

entity sel is

port(a,b,c,d,sel_1:IN bit;

out_1:OUT bit);

end sel;

architecture example of sel is

begin

process((a,b,c,d, sel_0, sel_1)

begin

if sel_0=‘0’and sel_1=‘0’then

out_1<=a;

elsef sel_0=‘0’and sel_1=‘1’then

out_1<=b;

elsef sel_0=‘1’and sel_1=‘0’then

out_1<=c;

else

out_1<=d;

end if;

end process;

end example;

利用VHDL强大的仿真功能，经过编译后运行仿真，之后可以产生信号波形，用以分析仿真结果。本例中产生波形如图3所示。仿真结果符合设计功能的要求。

图3

仿真结果

5 结束语

本文以4选1数据选择器设计为例，说明利用VHDL设计电路系统的基本方法和过程。用VHDL语言实现电路的设计过程，是一个以软件设计为主，器件配置相结合的过程。这种软件设计与硬件设计的结合，以一片器件代替由多片小规模集成数字电路组成的电路，其优势已经越来越明显。在进行系统设计时，如果系统比较复杂，所需器件数目多，并要求体积小、速度快、功耗低时，首先应该考虑使用VHDL进行芯片设计，然后再进行整体设计。

参考文献：

[1]Stafan Sjoholm，Lennart Lindh.边计年,薛宏熙.译.用VHDL设计电子线路[M].北京:清华大学出版社,1999.

[2]潘松,黄继业.EDA技术实用教程[M].科学出版社,2002.

[3]侯伯亨,顾新.VHDL硬件描述语言与数字逻辑电路设计[M].西安:西安电子科技大学出版社,2004.

[4]赵晨光.等.VHDL语言在电子设计实践中的应用[J].沈阳航空工业学院学报.2004,21(1):57-59.

[5]张利萍, 胡玉兰. 硬件描述语言VHDL应用设计及实例[J].沈阳工业学院学报,2002,21(2):70-73.

篇4：教学大纲-FPGA及硬件描述语言

关键词：硬件描述语言,verilog HDL,VHDL

1. 引言

数字电子技术是电气信息类专业一门重要的技术基础课程，既具有一定的理论性，同时作为一门技术课程又有相当强的实践性。因此，我们必须为理论的讲述配置一定的实验项目。目前实验项目的组织有两种途径：一是采用原来传统的小规模(SSI)或中规模集成电路(MSI)为单元构建实验项目;二是以大规模(LSI)可编程CPLD/FPGA芯片为平台，利用专门的硬件描述语言来实现。

2. 现状与需求

目前，在许多本科院校的数字电子技术课程实验教学和数字电路的设计中，仍采用传统的小规模(SSI)或中规模集成电路(MSI)为单元来构建和设计。这种思路已经不能适应教学和行业发展趋势的需要。它主要有如下几个方面的原因：一是实验室必须为每一个实验项目独立地准备实验器材，而且要保证实验元件的正确性和可靠性，这是一件很费时费力的工作，同时一旦有学生操作失误，芯片就有可能烧坏，从而浪费资源;二是目前的大学生电子设计大赛所设计的数字系统设计和一些接口电路已经涉及和要求掌握在大规模和超大规模可编程芯片基础上设计复杂的数字电路;三是目前随着微电子技术和计算机技术的飞速发展，工程中已经广泛采用以CPLD/FPGA为基础设计数字集成电路，用软件的方法设计硬件电路已经是行业的需要。

为此，有必要在课堂教学中引入硬件描述语言用以设计数字集成电路，并设置相应的实验项目以掌握硬件描述语言和熟悉相关开发工具。

3. 硬件描述语言在数字电路设计中的应用

3.1 硬件描述语言简介[1]

一般的硬件描述语言可以在三个层面上描述电路，其层次由低到高依次为门电路级、RTL级和行为级。任何一种硬件描述语言都要转换成门电路级才能被布线器所接受。综合的方向是由高到底：行为级→RTL级→门电路级。

3.2 硬件描述语言分类及主要差异

目前主流的描述语言有Verilog HDL和VHDL两种，各有特点和优势。Verilog HDL更适合RTL和门电路的描述，是一种较为低级的语言。其综合过程只要经过RTL级→门电路级，故较为容易控制电路资源，常用在专业的集成电路设计上。而VHDL语言则更适合行为级和RTL级的描述，因此其综合过程通常要经过行为级→RTL级→门电路级的转换。[2]

同时，Verilog HDL语言具有C语言的描述风格，是一种较为容易掌握的语言。VHDL语言入门较难，但熟悉后设计效率比Verilog HDL要高。

3.3 硬件描述语言在数字电路设计中的应用举例

译码器是数字电路中应用最为广泛的中规模集成电路，常用于设计接口电路和扩展I/O口。下面是用VHDL语言来描述一个3—8译码器的例子。[3]

译码器种类繁多，输入输出电平有效值要求高低不同，在此我们只需稍改功能描述中的取值即可，非常方便。因此修改教学内容是非常方便的。不难看出内部结构比较复杂的译码器用VHDL语言描述就显得非常简洁易懂。其实一般较为复杂的器件比较适合用VHDL来描述，在RTL级和行为级上进行描述。

D触发器是时序电路的基础，是数字系统的基本单元。下面是利用Verilog HDL描述一个异步复位的D触发器。

将敏感列表稍加改动即可变为同步复位的D触发器。像触发器这样的时序器件用Verilog HDL描述是比较方便的。Verilog HDL语言对一些电气特性、时延特性的描述有非常强大的描述能力。

4. 结论

以可编程器件为基础，利用硬件描述语言进行数字集成电路设计已经是业界不可避免的发展趋势。这不仅优化了教学资源和设计环境，而且提高了设计效率，对切实提高学生动手能力和适应市场以及技术发展的要求起着重要作用。

参考文献

[1]潘松, 王国栋.VHDL实用教程[M].成都:电子科技大学出版社, 2000.

[2]夏宇闻.复杂数字电路与系统的Verilog HDL设计技术[M].北京航空航天大学出版社, 2002.

[3]高吉祥.数字电子技术[M].北京:电子工业出版社, 2007.