高速数据采集设计方案研究论文

【摘要】随着各行各业逐渐实现信息化，其中PCI总线技术已经在很多行业中有非常广泛的运用。今天小编给大家找来了《高速数据采集设计方案研究论文(精选3篇)》的文章，希望能够很好的帮助到大家，谢谢大家对小编的支持和鼓励。

高速数据采集设计方案研究论文 篇1：

基于FPGA+ARM的高速图像数据采集板的设计

【摘要】提出了基于FPGA+ARM的高速数据采集板的设计方法。采用FPGA完成高速数据采集，通过ARM对FPGA进行控制管理。利用DMA技术实现了FPGA与ARM之间的数据采集接口设计方案，并实现了Linux操作系统下FPGA设备的中断处理程序的开发。并通过设计千兆以太网接口实现了图像数据的实时远程传输。

【关键词】ARM；FPGA；千兆以太网；嵌入式linux；中斷

1.概述

随着图像处理技术的快速发展，图像采集处理系统在提高工业生产自动化程度中的应用越来越广泛。本文结合实际系统中的前端图像处理和图像数据传输的需要，充分利用ARM的灵活性和FPGA的并行性的特点，设计了一种基于ARM+FPGA的高速图像数据采集传输系统。所选用的ARM体系结构是32位嵌入式RISC微处理器结构，该微处理器拥有丰富的指令集且编程灵活；而FPGA则在速度和并行运算方面有很大优势，适合图像处理的实时性要求；并且通过千兆以太网接口实现了采集板与上位机之间图像数据的高速远程传输。

2.硬件设计方案

2.1 系统总体设计

本设计采用的ARM芯片为三星公司的S3C2440A、FPGA芯片为Xilinx公司生产的Spartan系列的S3C500E芯片，系统组成还包括千兆以太网控制芯片AX88180、千兆PHY芯片88E1111、存储器、嵌入式Linux、网络驱动程序等（如图1所示）。

本设计的主控芯片S3C2440A是基于ARM920T核的16/32位RISC微处理器，采用了0.13um的CMOS标准宏单元和存储器单元，运行频率高达500MHz。ARM920T 实现了MMU，AMBA BUS和Harvard高速缓冲体系结构构。这一结构具有独立的16KB指令Cache和16KB数据Cache。每个都是由具有8字长的行组成。通过提供一套完整的通用系统外设，S3C2440A减少整体系统成本和无需配置额外的组件。它主要面向手持设备以及高性价比、低功耗的应用，具有非常丰富的片上资源。

FPGA芯片S3C500E主要用于图像传感器的控制、图像数据的缓存及外围芯片时序的产生。它通过控制A/D实现数据采集，并保存至SRAM，对ARM的读写信号进行译码以将目标数据读回ARM并传到上位机。ARM芯片S3C2440A负责整个系统的控制，它通过读写总线上的地址来进行指令和数据的传输以控制FPGA的所有动作[1-2]。嵌入式Linux内核负责系统任务的管理并集成TCP/IP协议，方便实现网络控制功能。S3C2440A与AX88180以总线方式连接，是通信控制的主体。S3C2440A通过网络驱动程序实现对AX88180内部寄存器编程，以及对以太网数据的发送和接收，从而完成网络与系统之间的数据传输。AX88180与88E1111之间采用RGMII接口方式互连，负责数据传送底层协议的实现。

2.2 数据采集接口设计

系统设计的难点在于数据采集接口的设计，它是数据传输的通道，同时也是连接系统前后端的桥梁。本系统采用S3C2440A和S3C500E配合共同实现数据的高速采集。

直接内存存取（DMA）作为一种独立于CPU的后台批量数据传输技术，以其快速、高效的特点在数据采集领域得到了广泛的应用。本设计中，S3C2440A采用外部DMA方式采集FPGA内部存储数据，其接口信号连接如图2所示。

接口设计的FPGA部分主要包括异步FIFO模块、复位模块和数据缓冲模块组成[3]。异步FIFO模块主要解决图像输出数据频率和数据采集的频率不匹配的问题，系统采用的异步FIFO宽度为8bits，深度为2048。复位模块在控制信号的作用下实现对系统的FIFO的复位控制。

系统采用DMA通道0采集图像数据。其中，DREQ0和DACK0分别为DMA的请求和应答信号。FPGA的空信号EMPTY与DREQ0相连，读请求RDREQ与DACK0相连。FPGA写时钟由图像输出位同步信号提供，读时钟由S3C2440A的时钟输出引脚CLKOUT0提供。CLKOUT0根据S3C2440A内部寄存器的设置可以输出几种不同的时钟频率。FIFO的读操作与ARM的DMA操作配合进行。系统采用单服务命令模式的DMA操作，每次传输一个字节数据位。当DREQ0信号变为低电平时DMA操作开始，每次传输一个字节后产生一个DACK0应答信号，而且只要DREQ0为低电平DMA操作就继续进行，直到DMA控制寄存器中的计数器为0，产生DMA中断。根据上述时序特点，将FIFO的空信号作为DMA的请求信号DREQ0。当图像输出的数据写入FIFO中时，空信号跳变为低电平启动DMA操作，同时以DACK0信号作为FIFO的读请求。每次DMA操作后产生的应答信号DACK0使FIFO内部的读指针前移1位指向下次要读出的数据。F-RESET和H-RESET分别控制FPGA内的帧同步复位和行同步复位，保证系统在每帧信号到来时开始工作，同时每采集完一行信号复位FIFO。FIFO输出数据经过以nGCS4为选通信号的BUFFER后接到ARM的数据总线上。nGCS4是S3C2440A存储空间中BANK4的片选信号，当S3C2440A对地址范围0x20000000～0x28000000的存储空间进行读写操作时为低电平，其余时间为高电平，NGCS4作为缓冲模块的选通信号可以有效地避免数据总线的污染[4]。

2.3 网络传输接口设计

本设计采用的以太网控制器为台湾亚信公司推出的一款Non-PCI千兆以太网控制芯片AX88180。其内置1000Mbps以太网媒体存取控制器（MAC）；它可以十分方便地实现与一般16/32位微处理器连接，并且可以像SRAM一样被访问；它有40KBytesSRAM网络封包缓存器。它符合IEEE802.3/IEEE802.3u/IEEE802.3ab协议，可广泛应用于各种消费电子和家庭网络市场或要求更高的网络带宽连接，如数字媒体、家用网关及IP电视等。

嵌入式芯片S3C2440A、以太网控制器AX88180及物理层芯片88E1111的接口电路图如图3所示。

S3C2440A与AX88180之间采用总线方式相连，地址总线A2～A15、数据总线D0～D31、读写信号等可以直接连接，AX88180中断信号与S3C2440A EINT11相连，AX88180的40M～100M时钟信号由S3C2440A提供，整个接口电路无需外加电路；AX88180与PHY芯片之间采用简化千兆比特媒体RGMII接口，信号对应相连，负责实现数据传送底层协议[5]。

3.Linux驱动程序设计

FPGA作为ARM的外设，需要设计它在Linux下的驱动程序。驱动程序是操作系统与硬件之间的接口，它为应用程序屏蔽硬件的细节。硬件系统只有和高效可靠的驱动程序相结合才能在操作系统下正常工作。

Linux的设备驱动程序需要完成如下功能：

①对设备进行初始化和释放。

②提供各类设备服务。

③负责内核和设备之间的数据交换。

④检测和处理设备工作过程中出现的错误。

Linux下的设备驱动程序被组织成一组完成不同任务的函数集合，通过这些函数使Windows的设备操作犹如文件一般。

Linux将设备分为字符设备和块设备两类。我们使用的是字符设备。驱动程序的模块化我们先不做介绍，我们主要介绍Linux下的中断[6]。Linux将中断处理程序分解成两个半部：上半部和下半部。上半部完成尽可能少的比较紧急的功能，下半部用来完成中断事件的绝大部分任务。因为中断的耗时工作在这里完成，所以将读取数据放在下半部完成。Linux系统实现下半部采用的机制主要有tasklet、工作队列和软中断。许多设备涉及到中断操作，因此，在这样的设备的驱动程序中需要对硬件产生的中断请求提供中断服务程序。与注册基本入口点一样，驱动程序也要请求内核将特定的中断请求和中断服务程序联系在一起。在Linux中，用request_irq（）函数来实现请求：

int request_irq（unsigned int irq，void（*handler）int，unsigned long type，char*name）；

参数irq为要中断请求号，参数hand-ler为指向中断服务程序的指针，参数type用来确定是正常中断还是快速中断（正常中断指中断服务子程序返回后，内核可以执行调度程序来确定将运行哪一个进程；而快速中断是指中断服务子程序返回后，立即执行被中断程序，正常中断type取值为0，快速中断type取值为SA_INTERRUPT），参数name是设备驱动程序的名称。

我们的中断处理函数是

void fpgalc12_interrupt（int irq， void*dev_id，struct pt_regs*regs）。

Irqflags是中断处理的属性，若设置了SA_INTERRUPT，则表示中断处理程序是快速处理程序，快速处理程序被调用时屏蔽所有中断，而慢速处理程序不屏蔽。dev_id在中断共享时会用到，一般设置为这个设备的结构体或NULL。request_irq（）返回0表示成功，返回-INVAL表示中断号无效或处理函数指针为NULL，返回-EBUSY表示中断已经被占用且不能共享。这两个函数分别要在初始化和释放模块中加载。

要在Linux申请了中断通道后，系统会响应外部中断IRQ_EINT0，从而进入中断处理序。中断处理程序功能就是将有关中断接收的信息反馈给设备，并根据要服务的中断的不同含义相应地对数据进行读写[7-8]。所以FPGA中断处理的主要任务是：FIFO在接收到AD转换来的数据后，向ARM发出中断请求信号，让ARM来读取FPGA中FIFO状态寄存器的值，获取需要信息并安排接受数据，然后写状态寄存器清除相关中断位以继续响应中断，保证数据的有效传输。

中断处理程序的第一步是要先清除S3C2440A的中断悬挂寄存器和中断源寄存器相应的位。这是为了能够继续响应FPGA产生的中断。为了能够让FIFO能及时的接收到新数据，把写状态寄存器放到中断的一开始，即第二步就是写状态寄存器相应位，通过置1清除状态使AD中断能够继续产生。最后读取FIFO的数据。使用中断后数据的传输效率大大得到提高，能够满足实际的采集需要。

4.结束语

本采集板充分利用了ARM的灵活性和FPGA的并行性的特点，实现了适用于高速数据采集板的设计。采用S3C2440A作为主控芯片，通过千兆以太网接口实时地将采集的数据传输到上位机PC机，上位机可实时控制目标数据采集。FPGA芯片在控制A/D转换芯片的同时，将数据存储在SRAM中，并通过DMA接口与S3C2440A进行数据传输。实验表明，本采集板的实时性和高速性能够满足系统的设计要求，可广泛应用于各种数据采集系统中。

参考文献

[1]王亚庭.基于ARM与FPGA的高速数据采集技术研究[D].北京：北京交通大学，2007.

[2]周立功.ARM微控制器基础与实践[M].北京：北京航空航天大学出版社，2005.

[3]刘爽，赵凯生，龙再川，冯林.基于ARM和FPGA的嵌入式CCD采集系统[J].光电子·激光，2007，18（11）：1296-1298.

[4]龙再川，赵凯生，洪明坚，杜昊.ARM系统中DMA方式在数据采集中的应用[J].国外电子元器件，2007，2：66-69.

[5]赵小朴，李莉，宋华.千兆以太网接口在S3C2440A系统中的应用[J].电子设计应用，2007（8）：101-103.

[6]朱晓鹏，肖铁军，赵蕙.ARM+FPGA的实时数据采集系统设计[J].计算机工程与设计，2009，30（13）：3088-3090.

[7]吳伟，郝建新，卢力.基于ARM和FPGA的高速高空数据采集系统的实现[J].现代电子技术，2009（1）：126-128.

[8]许信顺，贾智平.嵌入式Linux应用编程[M].北京：人民邮电出版社，2008.

基金项目：天津市自然科学基金资助（项目编号：05YFJMJC04400）。

作者简介：邓月（1986-），女，辽宁凌海人，硕士，天津工业大学计算机科学与软件学院实验员，主要研究方向：ARM与FPGA技术，通信协议。

作者：邓月

高速数据采集设计方案研究论文 篇2：

光纤温度传感与测量技术中PCI总线的高速数据采集卡的设计与实现

【摘要】随着各行各业逐渐实现信息化，其中PCI总线技术已经在很多行业中有非常广泛的运用。针对分布式光纤温度检测系统的数据采集，系统设计要求具有精度高、速度快、采集信号微弱的特点，根据成本要求，采用PLX PCI9054、Altera Cyclone FPGA、LINEAR LTC2241等硬件完成了系统的搭建工作，介绍了系统的工作原理和开发思路，描述了系统软件的开发和功能，本文针对这些问题进行了详细的分析。

【关键词】PCI总线；高速數据；采集；设计

一、前言

光纤温度传感与测量技术是测控领域新的发展方向之一。由于光纤具有重量轻、体积小、电绝缘性好、柔性弯曲、耐腐蚀、测量范围宽、高灵敏度等特点，对传统的测温传感器特别是温度传感器能起到扩展提高的作用，适配特总行业需求完成前者很难完成甚至不能完成的任务。分布式光纤传感技术用于温度测量，除了具有以上特点外，与传统的温度测量仪器相比，还具有响应快、频带宽、防爆、防燃、抗电磁干扰等重要特点，因此，光纤温度传感技术受到各国科技人员的高度重视并进行了深入研究。它可用于冶金、化工、电力、建材等领域，解决电磁干扰大、环境恶劣场合的温度测量与控制问题。

近年来，随着航空、航天、测控等技术的迅速发展，分布式光纤温度检测系统逐渐普及，渗透多领域，这就对数据采集系统的性能要求更加苛刻，要求能够采样较微弱的光电变化信号，采样的精度和速度要求更高，因此研制开发了一套高性能数据采集系统。该系统较以往开发的数据采集系统，在设计方案、操作界面等方面均有了较大改进，如该系统采用PCI总线，传输速率得以大大提高，系统软件运行于windows操作系统下，较以往该领域的DOS系统，在操作上更方便，界面更友好。采用先进的微弱信号采样算法提取有效信息，本文介绍了该数据采集系统的设计与研制方案。

二、系统的总体设计方案

系统具体工作要求：配置两通道可以供用户采集转换使用，可以同时采样分布式光纤的斯托克斯光及反斯托克斯光信号；另外为了达到相关指标的要求，A/D分辨率应达到12位、采样速率210Msps以上，通道带宽150M。从要求可以看出本系统具有多路数、精度高、速度快的突出特点。针对这些特点，选用PLX 的PCI桥接芯片PCI9054；前段采样选用凌特的ADC芯片LTC2241-12，次芯片为12bit精度，210Msps满足了模拟信号的高精度、高速率要求。作为该板卡工作的控制中心采用Altera公司的Cyclone系列EP3C40作为主控芯片FPGA，选择使用FPGA，因为FPGA具有精度高、速度快、稳定性好的特点。整个系统中EP3C40控制LTC2241采集输入通道的模拟信号，PCI9054负责与系统通信，通过其局域总线传递系统控制信息，并将采集数据传输给pci总线。

三、系统的硬件设计

系统硬件的设计主要是围绕模拟信号的输入调理，模拟信号的采集FPGA的LTC2241控制时序编程，利用硬件描述语言开发PCI9054局域总线的通信驱动，PCI9054驱动参数的适配。

图 1

1、模拟信号的输入调理

如前所述，本系统设计需要2个通道模拟输入，如下图2所示，模拟输入的前级采用了THS3091，此运算放大器为一个高电压，电流反馈型运算放大器。设计时考虑匹配APD输出阻抗，同时驱动下级。第二级放大器采用LTC6406，该芯片为轨至轨型差分放大器，拥有3GHz的带宽足以满足高增益下带宽需求。

图 2

2、采样电路的实现

采样电路部分主要完成模拟数据的AD转换，LTC2241芯片完成12位精度的AD转换，由光的时域反射理论（见公式 1）可知1米采样间隔其需要理论采样间隙t大概150MHz，LTC2241采样率为210Msps，其满足3米测量精度要求。LTC2241原理图如下图3，提供独立参考电压输入端REFH（L），数据接口可配为CMOS接口或LVDS接口，本系统采用CMOS接口方式其执行时序如下图4，Fpga在内部时钟的控制下执行图4控制时序不间断读取LTC2241转换值，这样就两个通道的高速采样。

公式 1

图 3

图 4

3、FPGA程序设计

FPGA程序设计的任务包括：

（1）执行图 4 时序控制LTC2241实现模拟信号采样。

（2）与PCI桥接芯片局域总线通信。

3、PCI接口设计

PCI接口采用PLX 的PCI9054桥接芯片，其作为一种接口芯片，在PCI总线和LOCAL总线之间传递信息。该设计系统就是利用PCI9054的这一特性，通过接口控制电路 ，为外围设备和PC机间搭建一座硬件桥，完成数据的顺利传输。

PCI9054本地总线可以工作在M，C，J三种模式，M模式为Motorola的Mcu接口工作模式，此模式专为其MPC850和MPC860提供接口。C模式是一种类似于单片机的工作方式 ，在这种工作模式下，PCI9054芯片通过片间逻辑控制，将PCI的地址线和数据线分开，较为广泛的应用于系统设计中。J模式是一种没有LOCAL Master的工作模式，它的好处是地址数据线没有分开，严格仿效PCI总线的时序。但增加了很多的控制信号。本系统选用PCI9054的C模式工作方式。

数据传输模式，PCI9054支持主模式，从模式，DMA传输模式，可以用于试配卡和嵌入式系统，其中主模式（pci initiator）操作主模式操作就是允许本地的cpu访问pci总线的内存和I/O接口。模式选择必须在pci命令寄存器中使能给出。如pci主设备存储器和i/o范围寄存器，pci基址寄存器，主设备配置和命令寄存器等。主模式操作包括pci主设备存储器和i/o译码，pci主设备存储器和i/o配置访问，pci双地址周期访问，pci主设备存储器写并无效等操作。从设备（pci target）从模式就是允许pci总线上的主控设备访问局部总线上的PCI9054的配置寄存器和内存，支持突发和单周期动模式传输。PCI9054通过16字长的pci从设备度FIFO和32字长的pci从设备写FIFO，来支持从pci总线到局部总线上的突发和单周期存储器映射访问和i/o映射访问。Pci基址寄存器用来设定pci存储器和i/o地址空间。从模式操作包括延时读操作，提前读操作等。这种模式有非复用的地址和数据总线，电路设计，时序和控制相对简单。（direct memory access）操作PCI9054拥有一个强大的双通道分散/收集dma控制器，支持pci主机和适配器内存的高效突发传输。两个独立的dma通道能从局部总线到pci总线和从pci总线到局部总线传输数据。每个通道包括一个dma控制器和一个专用双向FIFO。两个通道都支持块传输，分散/收集传输，应用或者不用EOT传输等。模式选择在PCI9054 成为一个pci总线主设备之前由主设备使能位（pcicr[2]）使能。另外，两个dma通道都能编程实现8，16，32bit局部总线带宽，使能/使无效内部等待周期，使能/使无效局部总线突发传输；执行pci存储器写并无效操作；设置pci中断（inta）或看是否本地中断等。

图 5

FPGA的软件开发使用Verilog HDL语言在Quartus II 9.0环境下进行开发，其模块包括：LTC2241串行总线驱动、pci9054本地总线驱动、同步信号输入输出。

四、测试系统的软件设计

应用软件使用Microsoft Visual Studio 2010 C#开发，运行于Windows环境下，人机界面友好，包括系统测试软件和和系统校准软件。系统校准软件是对系统的精度进行计量的软件。该软件包采用中文下拉菜单方式提示操作、显示、打印，自动记录和存储所有测试数据，以便于事后调出查询，观察分析，重新显示输出；测试数据套用相关标准限制曲线图形，标准规定的极限曲线与试验数据填充曲线的对比图形可同时显示打印，以便于判断测试结果是否满足设计要求。

图 6

五、结束语

综上所述，本文针对PCI总线的高速数据采集卡中设计方案以及设计过程中硬件和软件的设计方案进行了针对性的分析，针对相应的软件设计进行了系统设计，结果显示相应的设计能够满足实际的使用需求，保证了在高速数据采集的情况下，能够很好的完成分布式光纤温度数据收集任务。

参考文献

[1] 牛爱苹. 基于PCI总线的高速数据采集模块软件设计[D]. 电子科技大学， 2013.

[2] 姜日东， 徐志跃. 基于PCI总线无时钟LVDS数据采集卡的研究[J]. 电子设计工程， 2013， 17期：100-102.

[3] 牛晓军. 基于PCI Express总线高速数据采集系统的设计[D]. 重庆大学， 2013.

[4] 王磊， 李翔， 李海. 基于PCI总线的脉冲中子源数据采集卡研制[J]. 数字技术与应用， 2015， 第2期：83-85.

[5] 邹和平. 浅析高速数据采集卡在雷达信号采集和分析中的使用情况[J]. 科技资讯， 2014， 10期：38-39.

作者：张全宝 姜平 张方略

高速数据采集设计方案研究论文 篇3：

基于ＡＤ９６２６的高速模拟信号采集设备设计

［摘要］文章介绍高速ADC AD9626的功能，详细说明使用FPGA来控制AD9626构成高速、高精度模拟信号采集设备的设计方法，并给出具体实现的设计方案和设计过程。

［关键词］AD9626；高速模拟信号采集；FPGA

［作者简介］杨洋，中国电子科技集团公司第三十四研究所，研究方向：数据通信，广西桂林，541004

［

一、引言

依据项目要求，研究一种基于AD9626的高速模拟信号采集设备，用于光信号转变为高速模拟电信号后对其进行数据采集。在整个设备中，选用高速逻辑器件控制A/D转换和FIFO存储，同时通过FPDP（FRONT Panel Data Port）总线将采集的数据发送出去。设备中的模拟信号采集与数据传输独立于微机的CPU，从而大大地提高了模拟信号的采样精度和传输速度。

二、AD9626的主要特性

AD9626是ADI公司推出的一款高速、低功耗的12位ADC。它采用1.8V单一电源供电,其最高转换速率能够达到250MSPS,并且在较宽的频率范围内依然有很好的动态特性。AD9626片内自带的采样保持器、参考电压源和数据时钟输出信号，为高速模拟信号采集设计提供了简便易行可靠的方案。

AD9626有2个12位并行数据输出接口，端口A 输出口和端口B 输出口。AD9626在正常工作时，每个时钟周期进行一次A/D变换，在时钟信号的上升沿对输入的模拟信号进行采样，通过芯片内部缓冲、采样保持器和编码后，转换得到的数字信号被锁存到输出寄存器，同时AD9626的输出数据存在固定的流水延迟。

（一）模拟信号采集设备的组成和工作原理

设备的组成如下图1所示。

设备的所有时序和逻辑控制全部由FPGA产生，同时FPGA还对被采集的模拟信号形成新的数据帧格式并打包。此外，和PC的接口通过ISA总线链接，FPDP接口用于高速数据的硬盘存储。

设备上电后AD9626开始工作，当设备检测到同步脉冲后开始启动内部延迟计数，采样点数和延迟时间可以通过上位机程序设定。当延迟计数减到零后开始存储采集的模拟数据，在存储数据的同时，FPDP总线将存储于FIFO内部的数据发送给数据存储卡。在设备检测到下一个同步脉冲后进行下一次模拟信号采集过程。

（二）高速模拟信号采集设备的实现

三、A/D转换电路的设计

通过表1将AD9626的4个控制信号引脚由FPGA配置为SPI工作模式，按照表1中说明对AD9626进行信号采集控制。

另外，模拟前端采用变压器（ADT1-1WT）耦合，通过变压器将单端输入的模拟信号转换为差分信号后送给ADC的差分输入端。数据同步输入信号通过上电复位信号来实现，它用来控制AD9626的开/关。

采样时钟包括内、外时钟两种模式，内时钟由板上具有高稳定度的温补晶振提供，板上晶振输出信号为170MHz的正弦波。由于内、外时钟都是单端输入，因此需要进行T/E变换之后才能作为AD9626的采样时钟，T/E变换采用Synergysemi公司的SY100EL15L芯片来实现。

（一）数据缓存电路

AD9626为CMOS工作模式，时钟信号二分频后由DCO+和DCO-两端口输出，该数据时钟输出信号可以直接作为数据锁存时钟，而且时钟失真很低。由于AD9626数据转换输出的速度很快，因此，在各输出端口还应另加锁存电路，以确保FIFO所接收数据的正确性。

在设备中FIFO选用IDT72V3633L10PF，它为同步FIFO，具有功耗低、容量大的特点，其存取时间为6.5ns,容量为512K×36Bit,完全满足AD9626输出数据对存取时间的要求。最重要的是它能将并行存储的采集模拟信号按照采样点的顺序依次读出。

（二）接口电路设计

接口电路主要包括以下两个部分：

1.ISA总线接口

ISA总线在本设备中的作用包括电源供给、I/O地址空间分配，以及发送设备自检、复位等控制命令。

2.FPDP总线接口

应用VITA标准中的FPDP总线，能够满足设备对数据传输的要求。设计中FPDP总线上的数据信号和相应的传输应答信号应满足信号驱动的要求，并考虑高频反射等影响，需要采取一定的信号端接措施。驱动电路采用具有电平转换功能的芯片，并在输出端串联一个33Ω的电阻以减小过冲。

四、控制电路设计

如前面所述，本设备中的控制部分都由FPGA负责处理。为确保处理数据能力，FPGA选用160万逻辑门的XC3S1600E，FPGA主要完成存储有效采样数据，采样结束后对采样数据的处理和接口电路的时序控制。在一次采样过程开始时，上位机先设定好每个脉冲重复周期的采样点数和延迟采集时间，这些参数通过ISA总线写入FPGA内部寄存器，FPGA完成ISA接口部分的地址解码和读写操作，同时给出相应的控制时序。当FPGA检测到一个同步脉冲后，即从脉冲前沿开始启动延迟采集，延迟计数（通过设定的延迟采集时间和计数时钟周期计算可得）结束后由FPGA输出指定长度（通过采样点数和采样时钟周期计算可得）的写使能信号给FIFO，FIFO在写使能有效的情况下开始存储前端AD9430采集的模拟信号。同时FPGA通过判断FIFO的空标志位来实现数据的处理和发送。当FIFO非空时，FPGA开始读取FIFO的数据，并通过内部逻辑配置的的符合标准FPDP协议时序将数据发送出去。当FIFO空标志位有效时，通过FPGA在采集数据后插入帧头并发送，这样就完成了整个控制过程。

由于在设备中包含了模拟部分和数字部分，为确保设备工作正常，提高设备抗干扰能力尤为重要。在设备中关键器件AD9626的采样速率高达250MSPS。为提高设备抗干扰能力，主要从三个方面考虑：

1.电源电路设计

由于数字电路的高速信号在高低电平之间迅速变化时会产生噪声，另外电源本生固有的纹波噪声，所以必须把数字电源和模拟电源分开，避免数字信号干扰模拟信号。同时，优异的去耦和出色的滤波也是降低噪声的有效途径。常用的做法是在每个芯片的电源管脚加去耦电容和旁路电容，去耦电容使芯片得到去除交流成分后的直流，使得瞬态电流就可以回流到地；旁路电容能消除高频辐射噪声和抑制高频干扰。

2.接地点的选择

对于模数混合电路来说，通常采用单点共地，模拟地和数字地的共地点通常选择在A/D芯片引脚所需电流最大位置。这种接法可使大电流对地回流最近，避免对模拟电路的干扰，

提高AD9626的采样精度。

3.电路板布线要求

高速ADC和变压器要尽可能地靠近，模拟电压输入线、参考电压端要尽量远离数字电路信号线，尤其是时钟晶振，避免造成扰动过大。ADC输出数据锁存器尽量靠近ADC，用以降低ADC输出数据线上的噪声。在高速ADC的数字输出端进行串行端接，以提高数字输出的可靠性。对于时钟信号按照阻抗匹配布线，提高时钟信号质量，防止高速时钟信号反射，高频时钟要有地线保护，高频信号线的保护地线两端须经过孔与地层相连，并每隔1～2cm打过孔与地层连接，用于消除高频天线效应干扰。

五、结语

本文采用AD9626实现了高速模拟信号采集和控制传输处理设备的研制。同时也可以应用到其他数据信号采集设备中去，例如视频信号采集、微波回波信号采集、航空总线信号采集等。将来随着器件性能的不断提高，其采样速率和精度可进一步提高，从而实现更好的采集性能。

［参考文献］

［1］陆应华.电子系统设计教程［M］.北京:国防工业出版社,2005.

［2］姜雪松,等.电磁兼容与PCB设计［M］.北京:机械工业出版社,2008.

作者：杨　洋