电平转换器电路设计论文提纲

2022-11-15

论文题目：兼容DDR3和DDR4存储器标准的接口电路设计

摘要：近年来随着集成电路产业不断发展壮大,电子设备更新迭代速度激增,存储器技术的发展也是突飞猛进。在Intel Celeron系列和AMD K6处理器以及相关的主板芯片组被推出后,扩展数据输出内存（Extended Data Out Dynamic Random Access Memory,EDO DRAM）性能无法与处理器匹配,处理器需要更高标准的内存来满足其需求,由此存储器技术进入同步动态随机存取内存（Synchronous Dynamic Random Access Memory,SDRAM）阶段。随着存储器技术水平的不断提高,对其内存接口的要求也越来越高,需要设计出与其功能匹配、性能更优的双倍速率（Double Data Rate,DDR）内存接口电路。本文设计了一款兼容DDR3和DDR4存储器标准的接口电路。首先概括了存储器以及存储器接口的发展史,阐述了国内外对于接口电路的研究现状;其次介绍了接口电路基本理论,对文中用到的DDR3接口标准,短截线串联端接逻辑（Stub Series Termination Logic,SSTL）和DDR4接口标准,“伪开漏”（Pseudo Open Drain,POD）进行了详细研究和异同比较,对片上终端电阻（On Die Termination,ODT）匹配技术和片外驱动（Off Chip Driver,OCD）阻抗匹配技术的意义和原理进行了介绍;论文重点设计了ZQ校准模块、输入I/O模块和输出I/O模块,并对各个模块进行了仿真验证。论文的创新工作主要体现在:1)针对常见接口电路中ZQ校准只适用于单一标准的不足,设计出一款可兼容DDR3和DDR4两种存储器标准的ZQ校准电路,通过编码控制使用不同数量的驱动单元与外部电阻进行校准,实现片内终端阻抗/输出阻抗与预期值的差值保持在±4%;2)针对DDR4电压标准下调以及传输速率提高以后,以往的输入接收器不能接收高速数据的问题,通过采用一组差分对结构以及仅在输入端使用厚栅型晶体管,而在其余位置使用薄栅型晶体管的方法,设计了一款新型的DDR4输入接收器电路,该电路最高工作频率可达到1333MHz,输出信号可保持良好的占空比;3)针对传统的电平转换电路只能在特定电压下进行转换,并且传输信号速度慢的缺点,设计了一款新型的电平转换器,可兼容DDR3和DDR4两种存储器电压标准,通过参考传统电平转换电路,加入快速响应模块和占空比调节模块,使电路在DDR3模式下最高工作频率可达到1066MHz,在DDR4模式下最高工作频率可达到1333MHz,在两种模式下对于不同的I/O电源电压,输出信号占空比都能保持在50%±1%。所设计的接口电路采用UMC 28nm工艺,电压范围在1.0V~1.5V,工作温度在-40℃~125℃。通过Spectre软件的仿真验证,结果表明,该接口电路能够完成DDR3和DDR4存储器与CPU间的通信,作为输入I/O时,电路在DDR3模式下,可接收来自片外信号的最高频率为1066MHz;在DDR4模式下,可接收来自片外信号的最高频率为1333MHz。作为输出I/O时,电路在DDR3模式下,可向片外传输信号的最高频率为1066MHz;在DDR4模式下,可向片外传输信号的最高频率为1333MHz。

关键词：接口电路;DDR3;DDR4;ZQ校准;电平转换

学科专业：微电子学与固体电子学

摘要

abstract

引言

0.1 DDR SDRAM接口概述

0.2 DDR SDRAM接口国内外研究现状

0.3 论文组织结构

第1章 DDR存储器基本理论

1.1 DDR SDRAM简介

1.2 接口电路信号传输和噪声分析

第2章 SSTL接口电路标准与POD接口电路标准