互连线对集成电路设计的影响

伴随着集成电路技术向高集成度、高性能、低功耗、高稳定性的发展, 集成电路的特征尺寸已经进入深亚微米量级。在深亚微米量级下, 互连线的寄生效应已经成为了超大规模集成电路 (VLSI) 实现高速度、高密度的关键因素。互连线寄生效应所导致的门延迟、互连线延迟、串扰、功耗增加等已经对严重影响着集成电路的设计与发展。在特征尺寸不断缩小情况下, 互连线设计中的寄生电容、寄生电阻、寄生电感, 已经引起了设计者的广泛注意, 甚至有些专家认为互连线的研究将会成为集成电路领域的研究热点。

互连线中的寄生电容:由于电容可以在很简单的情况下就可以形成, 所以集成电路中存在着很多的寄生电容, 例如:互连线相对衬底就可以看成一个平板电容。我们根据按比例缩小定律, 当特征尺寸缩小时, 器件的尺寸及互连线的线宽和间距均会得到减小。互连线线宽的减小会使得连线侧壁和衬底之间的边缘效应增大, 同时也影响了互连线之间的横向线间耦合电容。就这样, 当我们因线宽减小使互连线相对衬底的底部电容减小时, 却使边缘电容和耦合电容得到增加, 这使得电路中中的负载电容得到增加。这些引入的寄生电容, 最终引起互连线的延迟线间串话等。

互连线中的电阻:集成电路中互连线主要是金属, 金属的电导率尽管很小, 但并非为零, 因此互连线中也存在着寄生电阻。当我们按比例缩小时, 互连线的长度、厚度和宽度均得到缩小, 这就使得互连线的寄生电阻得到成倍的增加。详细来看, 我们把比例的缩小因子看为k, k>1, 那寄生电阻将增大k倍。其实, 由于特征尺寸缩小, 使得互连线长度得到增加, 这将进一步增大寄生电阻。尽管我们可以通过一些有效措施来优化布线, 但互连线所引起的寄生电阻是必然存在的。寄生电阻也会引起电路的延迟, 不同的是它还会使连线上的IR下降造成信号损失。

互联线中的电感:电感, 这一在现实电路中存在, 却无法在集成电路中得到很好的集成的元件。在高速开关工作情况下, 同样成为了被关注的对象。电感由互连线上电流的变化引起。电流变化时, 互连线之间很容易产生, 特别是特征尺寸的减小, 使得互连线的数目不断增多的情况下, 电感已普遍存在, 并产生噪声干扰。

总的来看, 在VLSI中, 互连线的寄生电容和寄生电阻, 共同导致了信号传输的延迟。这个延迟可分为门延迟和互连线延迟。门延迟随器件特征尺寸的缩小而不断减小, 而互连线延迟却相应增加。虽然, 减小氧化物的介电常数和金属电阻可以减缓信号延迟的增大, 但在特征尺寸减小的趋势下, 还是以互连线延迟为主导。因此, 在深亚微米集成电路设计中要以互连线的RC延迟作为主导指导方向。串扰, 同延迟类似, 伴随着特征尺寸向深亚微米量级的发展, 也开始影响集成电路的设计。串扰由互连线的耦合电容和寄生电感引起, 不过主要受耦合电容影响。互连线的串扰在高速、高密度的深亚微米VLSI电路中尤为明显。当两根毗邻的连线相互间的电磁耦合作用所诱生出的干扰噪声的峰值足够大时, 它将导致互连线上传输的信号的逻辑特性发生混乱, 或是使互连线终端的负载管工作不正常。当串扰噪声的峰值接近M O S晶体管的阈值电压, 由于亚阈值漏泄电流, 高速高密度电路将耗散许多额外功率。串扰是深亚微米VLSI互连布线中必须考虑的问题, 如果设计不当, 对芯片占据面积的浪费将不可避免。因此, 我们在布线时, 往往要采取避免长信号线平行走线、多层布线、信号线间插入屏蔽线等措施来减小串扰。若我们对互连线进行深入探讨, 会发现它还将会因门延迟的下降导致电路频率的增高, 进而导致电路功耗的增大, 导致芯片的热问题。同时互连线尺寸的缩小, 电路电流密度的增大, 还会诱发电迁移的问题等等。应对措施有以下几点。

(1) 研发新材料。近年来, 对如何减小互连寄生效应的研究主要倾向于研究新的互连材料。像铝和铝合金这些材料, 虽然, 在VLSI中基本可以满足, 但当集成电路规模进一步扩大, 特征尺寸进一步减小时, 金属连线宽度的减小、连线层数的增加, 都会引起互联线电阻的增加、延迟时间的增大、电流密度的增加, 导致电迁移。而铝的抗迁移能力并不强, 电阻率较高。因此, 新的替代材料成为趋势。铜, 由于其电阻率底抗电迁移和应力迁移特性好等优点, 开始的到重视, 但它的易扩散的弱点严重影响了它的发展, 直至现在, 铜互连技术才慢慢得到使用。同时, 人们为了更好的满足工艺需求, 在继铜之后, 新的低介质材料仍在不断研究中。新材料将为集成电路工艺, 带来更广阔的发展。

(2) 采用多层互连技术。在集成电路特征尺寸缩小的情况下, 同一金属材料, 互连金属层数的明显增加。多层互连会使任意两点更容易直线相接, 也可以通过改变不同层的设计线宽、间距、金属层厚度及绝缘层厚度, 达到多层互连的优化设计, 进而减小互连线的R C延迟。

(3) 提高加工工艺。在集成电路中, 加工工艺的均匀性及因空气中的灰尘粒子、光刻胶中的颗粒以及其它形式的污染等造成缺陷等都会最终影响到集成电路的可靠性。因此, 发展超浅结技术, 提高加工的控制精度及工艺技术, 改进加工设备, 也成为集成电路发展的必要。

(4) SOI技术的采用。SOI (Silicion-OnInsulator) , 即绝缘衬底上的硅。这一技术可以消除寄生闩锁效应, 同时绝缘衬底上的硅制作的集成电路, 还具有寄生电容小、短沟道效应小、集成度高等优势。因此, 这一技术也开始受到越来越广泛的青睐。

集成电路特征尺寸的减小, 在增大了集成电路规模的同时也引进了新的干扰因素, 互连线寄生效应已经成为设计面临的一大问题。其根本原因我们可以研究发现, 以此为基础的新材料、新技术及新的设计模型、思路的研究将会使集成电路设计走向更成熟、更完善。

摘要：伴随着集成电路特征尺寸的减小, 特别是达到深亚微米量级之后, 集成电路设计所受的影响因素逐渐增多并且改变。互连线作为一个影响因素, 也已经成为集成电路设计的主要影响因素。下面我们将对互连线如何对集成电路设计产生影响及其解决办法做进一步的探究。

关键词：特征尺寸,互连线,寄生效应

参考文献

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