CMOS运算放大器

CMOS运算放大器（精选八篇）

CMOS运算放大器 篇1

1 工作原理和电路设计

1. 1 运算放大器失调电压产生机理

放大器的失调电压主要由两部分组成: 随机失调电压与系统失调电压。随机失调电压主要由本应匹配的器件在制造过程中的工艺的缺陷造成不匹配,或由本应匹配的器件在工作过程中受到不同影响而引起; 系统失调电压主要由输入级或有源负载M O S管的漏极电压的不同造成。低失调电压放大器通常使用大尺寸输入管和大尺寸有源负载管,其目的是为了得到更好的匹配性,从而降低放大器的随机失调。而系统的失调则需要从电路结构上进行解决。式( 1) 为放大器的失调电压的定量分析公式,参照图1可知: βp与βn 分别是PMOS与NMOS的跨导参数,I是偏置电流, σ2( ΔVTp) 为PMOS的阈值电压的方差,σ2( ΔVTn) 是NMOS的阈值电压的方差

式中,σ2( Δβp) 是PMOS的跨导方 差; σ2( Δβn) 是NMOS镜像电流源的跨导方差; σ2( Δλp) 是PMOS的沟道长度调制系数的方差; σ2( Δλn) 是NMOS的沟道长度调制系数的方差; VDSp是输入PMOS的VDS; VDSn是电流镜的NMOS的VDS。从式( 1) 中可看出,若降低偏置电流I,第3项将减小,但降低偏置电流在提供足够的开环增益和降低功耗的情况下,运算放大器的转换速率将受到 影响。对于第2项,通过增大 电流镜NMOS的沟道长度以降低λ的影响,对于σ2( ΔVTp) , 通过版图Layout的对称可有效降低其大小,所以系统失调电压主要原因产生在输入级PMOS的ΔVDS。

1. 2 传统运算放大器抑制失调

图1为基本CMOS两级放大器,尽管输入的差分对 ( P1,P2) 与有源负载( N1,N2) 可做到较大的尺寸,以最大程度达到匹配,从而减小随机失调,但该结构放大器的失调电压仍然较大,因为OP的有源负载N1、N2接法的不同造成OP在正常的工作的情况下,Vds( N1) ≠Vds( N2) ,从而产生较大的系统失调,但此电路的好处是增益较大。

图 1 CMOS 两级放大器

图2为全差分输入结构的放大器,此结构比两极放大器能更有效地抑制电路的系统失调。因为N4与N5均为二极管 的接法,在电路工 作在放大 区时, Vds( N1) ≈Vds( N2) ,从而有效避免了系统失调。但该结构的最大弊端是电路的开环增益相对较小。因此, 该结构放大器的应用范围受到较大局限。

图 2 全差分输入结构的放大器

根据上述的两种结构的优缺点,提出新的电路结构,应用第一种结构的较大增益、用第二种结构减小失调来构成一种结构,可以达到较大的增益与较小的失调。电路结构如图3所示。

图 3 低失调运算放大器

2 电路原理

2. 1 电路结构

由图3可知,放大器电路可以划分为: 差分输入级、对称放大级和CLASS—AB输出级3部分。图3的A部分由P1、P2、P3、N1、N2组成电路输入级,其中P2、P1分别为放大器的正负极输入管,N1、N2为差分对的有源负载,P3为尾电流源,此部分的输出信号送入第二级的对称放大级。电路的B,C部分与第一级OP输出的信号构成对称放大级,目的用PMOS( P4、P5、P6、P7、P8) 与NMOS( N3、N4、N6) 产生一个信号与第一级的输出对称。与第一级的输出对称的信号产生由C部分( P7、P8、N6) 产生,为达到对称,C部分各管尺寸和结构与第一级基本放大器的左侧相同 ( P7= 1 / 2P3) ,P8的栅极接入vref,可根据放大器的用途接入不同的电压,以达到对称。B部分为全差分结构,输入的信号分别为第一级的输出与用来对称的信号。电路中D部分为CLASS—AB输出级,由N5、N7、P9、P10构成, 其中P10、N7为输出管子,其尺寸大小由典型应用中输出负载的大小决定。此外电阻R1与电容C1串联为放大器的补偿电路,采用传统的密勒补偿。

2. 2 电路参数设计

输入晶体管尺寸确定。根据设计要求,单位增益带宽为8 MHz,同时在计算过程当中应留有余量,取10 MHz,设定补偿电容C1的大小为8 p F,则

输出晶体管尺寸确定

因此

2. 3 整体电路参数和版图布局

考虑偏置电路后的完整低失调运算放大器电路如图4所示。由于从电路的结构来说,电路只能抑制系统失调的产生,而不能抑制电路的随机失调的产生。通过对失调产生原理的分析,电路的随机失调主要由本应该对称匹配的器件,但是在工艺实施的过程中,因为工艺的偏差,引起不匹配,造成较大失调电压的产生。还有一种失调就是版图的不合理的布局,造成了在实际当中电路相互之间的干扰较大,从而产生了电路的失调电压。由于此次设计的特殊性决定了Layout的特殊性。作为电路的输入差分对P1、P2,其对称性直接影响到电路的失调电压,应采取特殊处理: P1、P2 采用交叉画法,为进一步减小输入的随机失调,在每个管子的边缘加Dummy管,减小在制作过程中边缘受光刻的影响。在Layout时,边缘Dummy管的源漏接所在井的井电位。由失调电压的产生机理分析可知,有源负载N1、N2、N9、N10对失调的影响较大,所以同样采用特殊处理。电路整体版图如图5所示。

图 4 整体电路

3 仿真与测试结果

输入失调电压仿真,计算机只能仿真系统失调电压,而随机性失调电压则无法有效模拟。通常情况下, 高性能运算放大器系统失调电压占芯片实际总失调电压约10% 。系统失调电压仿真条件为电源电压9 V, 测试输入电压为4. 5 V,空载,温度 - 20 ~ 120℃。仿真结果如图6所示。从统计结果来看,最大失调电压为140μV,最小失调电压为20μV。负载为100 p F电容和10 kΩ电阻,不同工艺情况下系统失调电压的仿真结果如表1所示。

图 6 仿真结果

输入输出测试动态测试,图7为输入为1 k Hz,3 V正弦波的输出波形。从结果可知,输出可较好地跟随输入,无输出失真。

图 7 1 k Hz,3 V 的正弦波输出波形

图8为电源电压9 V,负载为100 p F电容和10 kΩ电阻,温度为 - 20 ~ 80℃时,电路的增益、带宽和相位裕度的仿真结果波形。电路的平均增益97. 4 d B,平均带宽10. 4 MHz,相位裕度为50°。

图 8 电路的增益、带宽和相位裕度的仿真波形

图9为电路在 - 20 ~ 80℃温度下的PSRR的仿真结果波形,电路的PSRR较高,全部超过 - 87 d B。

图 9 不同温度下的 PSRR 的仿真波形

随机抽取10颗样片进行测试,编号为1 ~ 10,分别进行失调电压测试和直流开环增益测试。

测试1电源电压9 V,测试输入电压为4. 5 V。失调电压测试统计结果如图10所示。最大失调电压为2 m V。测试中失调电压为实际失调电压,其包括两部分: 一部分为系统失调电压; 另一部分为随机失调电压。对比前文图6仿真的系统失调电压结果,系统失调电压只占到芯片总失调电压约10% ,符合经验情况。

图 10 失调电压统计

测试2对10颗样片分别进行开环增益测试,负载为100 p F电容和10 kΩ电阻,测试统计结果如图11所示,平均增益达98 d B以上。对比图8系统仿真的平均增益97. 4 d B,二者结果吻合。

图 11 增益统计

4 结束语

基于直流对称偏置技术,采用CMOS工艺技术设计了一种低失调电压的高性能运算放大器。系统开环增益达98 d B,单位增益带宽为10. 4 MHz,相位裕度为50°,电源抑制比 < - 87 d B。通过样片随机测试,平均失调电压 < 2 m V。测试结果表明,设计的运算放大器失调电压小、一致性高,能较好地满足各种高性能电路的需求。

摘要：基于直流对称偏置技术、版图的对称布局布线和先进的CMOS工艺技术。文中设计了一种低失调电压的高性能运算放大器。测试结果表明,在负载电容100 p F和电阻10 kΩ的情况下,最大失调电压<2 m V;开环增益为98 d B;单位增益带宽达到10.4 MHz;相位裕度为55°;电源抑制比为-87 d B。该电路可广泛用于高性能数模混合电路、高性能模拟、计算、控制等系统中。

CMOS运算放大器 篇2

关键词：振荡器；D类音频放大器；迟滞比较器

A CMOS Oscillator used in High-fidelity Class D Audio Amplifier

HE Qin，WANG Dan

（School of Information Science & Technology，Southwest Jiaotong University，

Chengdu 610031， China）

Abstract: A CMOS Oscillator is proposed in this paper，which can be used in a low-EMI filter-less Class D audio amplifier. This oscillator is made up of a comparator with internal positive feedback and used for conventional PWM modulation of audio signal. We can get a high resolution CMOS RC oscillator using this structure，which could be less independent of the voltage and temperature variation. The simulation results shows that this RC oscillator have a more stable frequency.

Keywords: Oscillator，Class D audio amplifier，hysteretic comparator

振荡器作为现代电子系统的重要组成部分，被广泛应用于时钟同步电路、 无线通信收发器中的频率综合器、光通信中的时钟恢复电路(CRC，clock recovery circuit )，以及多相位采样电路中[1]。振荡器按实现电路元件分为RC振荡器、LC振荡器和石英晶体振荡器[2]。

设计集成芯片内部的振荡电路的关键在于产生振荡信号频率的稳定性，它要求芯片不随工艺、 温度、 电源电压的变化而变化[3]。本文采用内部正反馈的迟滞比较器设计了一种高稳定性宽电压范围的振荡器。该振荡器可以广泛使用在D类音频放大器中。

1 电路设计与原理分析

1.1 振荡器系统电路结构及原理

振荡器采用恒流源充放电技术，即利用恒定电流源提供的灌电流和拉电流分别对电容进行充电和放电。振荡器的等效电路如图1所示。

当振荡器工作时，通过OPA的钳位可以得到R4上端电压等于R3上的端电压，并由此产生一个恒定电流

IR4=■(1)

这个电流通过电流镜的结构镜像出去，作为充放电的电流并产生两个比较器的高低比较电平

UA=IR4(R5+R6)(2)

UB=IR4R5(3)

通过电流镜的宽长比的比值可以得到充放电的电流是相等的，即产生的三角波信号上升和下降的时间是相等的。此电流为

ICharge=Idischarge=■IR4(4)

分析充放电的过程，假设使能开启使OSC工作，运放和比较器很快进入工作状态，比较的高低电平很快建立起来，输入至比较器。此时，电容上没有电荷，电压为零，与A和B比较，两个比较器分别输出高电平和低电平。

通过锁存器的工作使C为低电平，开启MP7给电容充电。当USAW大于B电平时，比较器COMP2翻转输出高电平，由于锁存器低电平触发，所以C维持低电平继续给电容充电，直到USAW的电平达到A点电平时，COMP1比较器输出低电平，触发C信号翻转输出高电平，电容开始放电，USAW的电平马上低于A点电平，比较器COMP1恢复输出高电平，如此循环往复的工作。所以USAW的输出正常工作之后是介于电平A和B之间的。

根据前面的公式推导，可以推出其周期公式。这里可以分两部分来分析

C=■(5)

C1(UA-UB)=■×IR4×T1(6)

T1=■(7)

结合公式(1)、(2)、(3)、(4)可得

T1=2C1R6(8)

由于OSC的充放电时间相等，所可以得到振荡器的周期为

T=2T1=4C1R6(9)

1.2 运放OPA

此OPA电路是采用折叠式共源共栅结构，如图2所示，所以即使运放只有一级，在增益上还是可以满足电路的设计要求。

等效输出电阻

ROUT=[gm(MP9)ro(MP9)ro(MP6)]×[gm(MN9)ro(MN9)(ro(MN6)//ro(MP11))]

(10)

运放的增益为

ADB=g(MP11)×ROUT(11)

由于运放的输出电阻ROUT及电容C1很大，所以在输出端产生了一个低频的主极点。

该主极点为

P=■(12)

1.3 比较器COMP

根据电路分析得，比较器COMP1为一级运放，采用了高速比较器结构，如图3所示。同时此结构也可以对电路的等效跨导增强，提高比较器的增益。

2 电路的仿真结果与分析

图4为振荡器仿真结果，表1为在不同电源电压及温度下振荡频率值。由表1可以得出该振荡器的频率受电源电压的影响比较小，随着温度上升则频率增大，不同的process corner下频率也不同。但是其波动范围都在电源管理芯片以及音频放大器芯片应用范围之内。

3 结束语

本文采用具有内部正反馈的迟滞比较器的结构，设计了一种基于 CMOS工艺的

高性能高稳定性的振荡器。 该振荡器对电压、温度、工艺偏差具有较强的容忍度。经过仿真验证结果表明，该振荡器完全适用于D类音频放大器，DC/DC等芯片中。

参考文献

[1] 黄可，冯全源.一种基于BCD工艺的高性能振荡器的设计 微电子学，2009，39(5).

[2] 李展，冯炳军.一种基于内部迟滞比较器的新型RC振荡器[J] 微电子学，2009，32(1): 41-48.

[3] 李俊宏，李平，胥锐.一种 基于标准CMOS工艺的低成本振荡器的设计[J ] . 微电子学，2007，37 (4) : 543-547.

[4] 陈巨，鲁斌，王晓蕾. 消费类芯片RC振荡器的分析与设计[J]. 中国集成电路，2005，(09) .

[5] 余清华，宋健，代杰. 一种基于恒压源充放电的高精度张弛振荡器的设计[J]. 电子世界，2011，(09) .

作者简介

何 钦(1985-)，男，四川成都，硕士研究生，主要研究方向：集成电路设计。

CMOS运算放大器 篇3

1 运放结构分析和选择

运算放大器的设计首先要根据其用途选择一种合适的电路结构,从运放的建立时间、开环增益、单位增益带宽、相位裕度、输入共模范围、输出摆幅、功耗等方面性能的限制进行结构设计。常见的全差分运算放大器有下面几种类型:两级(two-stage)式、套筒共源共栅(telescopic)式、折叠共源共栅(fold-cascade)式。

如图1(a)所示,两级式运算放大器输出Vo1范围是Vov8≤Vo1≤|Vdd-Vov2|,差分输出的摆幅为2(Vdd -Vov2 -Vov8) ,其中Vov为MOS管的过载电压。这种运算放大器的输出摆幅在各种放大器结构中是最大的,缺点是需要补偿来提高频率特性,常用Miller电容Cc进行补偿。由于Cc的正向馈通,将在右半平面产生一个零点Z=gM8/Cc,使得单位增益带宽附近的相位裕度下降,从而增加电路的不稳定性。两级式结构的功耗大,电源抑制比(PSRR)和共模抑制比(CMRR)特性较差[1]。

如图1(b)所示,套筒共源共栅式主极点由负载电容CL决定,CL起到了补偿的作用,无需额外的内部补偿结构,频率特性好。它的次主极点gM4/CL,其值远大于图1(a)的次主极点,从而单位增益带宽更大,速度更快。套筒式结构只有两条电流支路,在所有结构中功耗最小。该结构的缺点是共模输入范围和输出摆幅很小,共模输入电压Vcm范围是VT+Vov <Vcm<Vb1,输出摆幅为2Vdd-10|Vov|(假设所有晶体管饱和时的过载电压相等),因此在低电压下,套筒共源共栅结构的共模输入和输出摆幅难以满足要求。

如图1(c)所示,折叠共源共栅结构相比套筒式结构,它反转了信号的流动,使得信号流回到地。这种形式增加了共模输入范围和输出摆幅。该结构共模输入范围是VT+Vov<Vcm<Vdd,输出摆幅为2Vdd -8Vov,均大于套筒式。但是该结构存在四条电流支路,功耗比套筒式大。

从应用的角度考虑,要求设计的运算放大器在低的电源电压(2.5 V下)有尽可能快的速度,大的输出摆幅和共模输入范围。折叠共源共栅式和套筒共源共栅式都具有较高的速度。相比套筒式,折叠式结构的优点是具有更大的输出摆幅,它的输出动态范围与输入共模电压无关,因此它应用范围更广泛,但是这是以较大的功耗,较低的电压增益和较高的噪声为代价。对比上述结构,从性能和功耗折中考虑,采用了折叠共源共栅形式设计全差分运算放大器[1,2,3]。

2 电路分析和设计

2.1 折叠共源共栅运算放大器

设计的折叠共源共栅运算放大器结构如图2所示。PMOS管M2,M3为差分输入对管,NMOS管作为共源共栅管。在相同的电压偏置下,NMOS管的跨导比PMOS管高1~2倍。因而采用PMOS管作为输入对管,起到提高运放次主极点频率和降低噪声的作用。M2,M3将输入差分电压转化为差分电流,经过M8,M9后产生差分输出电压Vo1,Vo2。M1为电流源,为输入对管M2,M3提供静态工作电流,同时提高输入CMRR。为了保证运放正常工作,设计了低压高摆幅偏置电路为运放提供Vb1~Vb4四个偏置电压,偏置电路中的基准电流源由MOS管提供,偏置电路和运放中对应MOS管的宽长尽量匹配,使偏置电压准确且稳定。偏置电路如图3(a)所示。

2.2 共模反馈电路

全差分运算放大器的一个特点是需要匹配的反馈网络控制共模输出电压,使受控的共模电压值靠近共模参考电压。M12~M22构成了折叠共源共栅运放的连续时间共模反馈电路,以增加电路的稳定性。与开关电容反馈电路相比,连续时间共模反馈电路具有较快的速度。共模反馈电路检测运放的共模输出Voc(=(Vo1+Vo2)/2)和共模参考电压Vcm的误差。平衡时, Voc=Vcm;当Voc>Vcm时,M20,M17漏极电流增大,而M18,M19漏极电流减小,则M21的电流减小,从而M21的栅极电压,即共模反馈电压Vcmc减小。Vcmc反馈到放大电路,使M10,M11的漏极电流减小。由于M4,M5的电流不变,电流必须从电容负载CL1,CL2流出,从而放大电路的输出电压减小,共模输出得到调整。为得到大的输出摆幅, Vcm通常为电源电压的一半。

2.3 运放的小信号分析

运放在低频段的小信号电压增益(开环增益)Av=GmRo=gM3Ro,Gm为跨导,Ro为输出电阻。半电路小信号等效模型如图3(b)所示。

$\begin{array}{l}R{}_{\text{o}}=R{}_{\text{o}\text{u}\text{t}/\text{Μ}9}//R{}_{\text{o}\text{u}\text{t}/\text{Μ}7}\\ R{}_{\text{o}\text{u}\text{t}/\text{Μ}9}=(r{}_2//r{}_{10})+r{}_9[1+(g{}_{\text{Μ}9}+g{}_{\text{Μ}9\text{b}})(r{}_2//r{}_{10})]\\ \stackrel{\Delta }{\_}g{}_{\text{Μ}9}(r{}_2//r{}_{10})r{}_9\\ R{}_{\text{o}\text{u}\text{t}/\text{Μ}7}=r{}_4+r{}_7[1+(g{}_{\text{Μ}7}+g{}_{\text{Μ}7\text{b}})r{}_4]\\ \stackrel{\Delta }{\_}g{}_{\text{Μ}7}r{}_{7}r{}_4\end{array}$

r为MOS管的小信号输出电阻。负载电容CL远大于MOS管各端的寄生电容, CLCDB3+CDB9+CDB10。

节点1对应的极点P1:

${\rm P}{}_1=-\frac{1}{(r{}_3//r{}_{10}//r{}_{\text{i}\text{n}})(C{}_{\text{D}\text{B}3}+C{}_{\text{D}\text{B}9}+C{}_{\text{D}\text{B}10})}\stackrel{\Delta }{\_}-\frac{g{}_{\text{Μ}9}}{C{}_L}$

节点2对应的极点P2:

${\rm P}{}_2=-\frac{1}{\{[g{}_{\text{Μ}5}r{}_9(r{}_3//r{}_{10})]//r{}_7\}C{}_L}$

P2≪P1,更接近于原点,因此P2为折叠共源共栅运放的主极点,P1为次极点。

要提高开环增益Av,可以采取增加M8,M9的跨导和沟道长度,但将引起其源极寄生电容的增加和漏源饱和电压减小,从而降低运放的次极点频率。同样增加M10,M11的沟道长度,会使Av增加而次极点频率减小。考虑到M4,M5,M6,M7不在信号通路上,因此可以增加其沟道长度来增加输出阻抗,而不降低工作速度。

2.4 运放设计中的考虑

运算放大器单位增益带宽:

$\text{G}\text{B}\text{W}=\frac{G{}_{\text{Μ}}}{C{}_{L,\text{t}\text{o}\text{t}}}=\frac{g{}_{\text{Μ}2}}{C{}_{L,\text{t}\text{o}\text{t}}}$

闭环建立时间:

$t{}_S=\left(\frac{V{}_{\text{o}\text{v}}}{V{}_{\text{s}\text{a}\text{t},\text{Μ}2}}-\frac{1}{F}\right)\frac{4}{\text{G}\text{B}\text{W}}+\frac{1}{F\times \text{G}\text{B}\text{W}}\ln (\frac{V{}_{\text{s}\text{a}\text{t},\text{Μ}2}}{\epsilon FV{}_{\text{o}\text{v}}})$

由上述关系式,运放的闭环建立时间要求决定了单位增益带宽。当运放输出端等效负载电容确定后,可以得到输入差分对管的跨导。运放的压摆率$\text{S}\text{R}=\frac{{\rm I}{}_{\text{D}\text{S}4}}{C{}_{L,\text{t}\text{o}\text{t}}}$,由电流源M1的静态工作电流决定。

在设计开始时,根据偏置电压和输出摆幅的要求进行过驱动电压分配,根据功耗要求进行电流的分配,并根据运算放大器的性能参数,最终运放的设计归结于确定电路MOS管的尺寸W/L:

由$g{}_m=k^{\prime }\frac{W}{L}(V{}_{\text{G}\text{S}}-V{}_{{\rm T}})=\sqrt{2{\rm I}{}_D{k}^{\prime }\frac{W}{L}}$可得:

$\frac{W}{L}=\frac{g{}_m^2}{2{\rm I}{}_D{k}^{\prime }}$

其中k′=μCox。

对MOS管的宽长选择时反复模拟分析,并加以优化。设计中运算放大器的单位增益带宽、开环增益、建立时间和压摆率等性能参数会互相牵制。因此,在设计时要考虑到各种参数之间较为合理的折衷[4,5]。

3 仿真结果

设计完成后,采用TSMC CM025 工艺(0.25 μm 1P5M)。使用Cadence spectre 仿真器对折叠共源共栅全差分运算放大器电路进行了仿真,当Vdd=2.5 V,对运放进行了直流、交流、瞬态分析。当负载电容为1 pF时,运放单位增益带宽501 MHz,直流增益71.6 dB,相位裕度51°,功耗4.3 mW。 图4为幅频特性曲线。

4 结 语

本文使用TSMC公司的 CM025工艺设计并实现了一个低压高速全差分运算放大器。采用折叠共源共栅结构,在达到较高的带宽同时,增大了输出摆幅。连续时间共模反馈电路以及低压宽摆幅偏置电路,实现了电路的高稳定性。该运放在2.5 V电源电压下,单位增益带宽可以达到501 MHz,直流增益71.6 dB,相位裕度51°,功耗4.3 mW,能应用于高速ADC、比较器等电路中。

摘要：设计了一种低压高速CMOS全差分运算放大器。该运放采用了折叠式共源共栅放大结构、连续时间共模反馈电路以及低压宽摆幅偏置电路,以实现在高稳定性下的高增益带宽、大输出摆幅。在Cadence环境下,基于TSMC 0.25μm CMOS标准工艺模型,对电路进行了spectre仿真。在2.5V电源电压下,驱动1pF负载时,开环增益71.6dB,单位增益带宽501MHz,功耗4.3mW。

关键词：折叠共源共栅,全差分,共模反馈,CMOS

参考文献

[1]Paul R Gray,Paul J Hurst.Analysis and Design of AnalogIntegrated Circuits[M].4th Edition.New York:John Wiley&Sons Inc,2001.

[2]Bang WLee,Bing J Sheu.A High Slew-Rate CMOS Ampli-fier[J].IEEE Journal of Solid-State Circuits,1999,25:885-889.

[3]Philip E Allen,Douglas R Holberg.CMOS Analog CircuitDesign[M].2nd Edition.Oxford:Oxford UniversityPress,2002.

[4]毕查德.拉扎维.模拟CMOS集成电路设计[M].陈贵灿,程军,张瑞智,等译.西安:西安交通大学出版社,2002.

CMOS运算放大器 篇4

轨对轨运放中存在的主要问题是输入级的跨导在整个共模输入范围内不恒定, 这使得单位增益带宽发生较大的变化, 给频率补偿带来很大的困难。根据已有文献, 可以采用相应的电路架构解决该问题, 如文献[1]采用尾电流开关控制电路控制差分对的尾电流, 但对跨导控制不理想;文献[2]采用电平移位控制的互补差分输入级实现, 但电路结构相对复杂, 占用芯片面积大;文献[3]采用利用输入共模电压控制虚拟输入对管栅极电压的方法控制输入对管种类的选择, 实现了轨对轨输入级跨导的恒定, 但变化率较大。本文介绍一种实现恒跨导的两级运算放大器。输入级采用4个MOS管作为虚拟差分对管来对输入差分对的电流进行限制, 保证了轨对轨运放的输入级跨导在工作范围内保持恒定。为减小噪声和失调, 输出级采用折叠式共源共栅结构的AB类输出结构[5,6], 同时引入了米勒补偿来改善运放的频率响应, 从而提高其稳定性。

1 轨对轨输入级

传统的轨对轨运算放大器采用P型与N型差分对形成互补的差分对形式, 如图1所示的全摆幅放大器输入级, 两管饱和区的跨导公式分别为

设计N管和P管的宽长比使其满足

即使得两管的饱和区跨导相等

(1) 当Vcm接近地时, 只有P差分对工作, 输入级的等效跨导为

(2) 当Vcm处于中间时, P差分对和N差分对同时工作

(3) 当Vcm接近VDD时, 只有N差分对工作

由上可知, 输入级的等效跨导在整个共模输入范围内最大变化了2倍, 如图2所示, 这样的特性会引入非线性, 并且会给频率补偿带来困难。因此, 必须保证电路的跨导在整个共模输入范围内恒定。

2 恒跨导的轨对轨输入级

针对轨对轨输入级, 提出了一种新颖的实现输入级恒跨导的架构, 如图3所示, N1、N2和P1、P2分别组成基本的轨对轨输入级的PMOS管差分对和NMOS差分对, P3、P4和N3、N4用来控制差分对的电流。

(1) 当Vcm<GND+2VDSN, SAT+VGSN时, PMOS差分对导通, NMOS工作于线性区或者截止区。因为gm2∝ID, 令IDP7=4Iref, 则相应的分别有2Iref的电流流过P1和P2。

假设

则输入级的总跨导为

(2) 当GND+2VDSN, SAT+VGSN<Vcm<VDD-2VSDP, SAT-VSGP时, PMOS差分对和NMOS差分对同时导通, P3、P4和N3、N4分别来限制其电流, 使流过N1和N2、P1和P2的电流分别为Iref/2, 从而减小gmp和gmn, 此时输入级总跨导为

(3) 当Vcm>VDD-2VSDP, SAT-VSGP时, PMOS工作于线性区或者截止区, NMOS差分对导通, 此时, 输入级的总跨导为

由上可知, 所设计的电路结构实现了在输入共模电平由低电平到电源电压的变化过程中, 输入级的总跨导保持在

3 整体电路的实现

该运放的整体电路如图4所示, 输入级采用上文所提出的结构, P1~P4、N1~N4组成恒跨导轨对轨输入结构, P5~P8、N5~N8为其提供偏置电流, P15~P26, N15~N30为其余电路路提供偏置电流;输出级采用前馈式AB类输出结构, P9~P12、N9~N12分别组成相对于PMOS功率管和NMOS功率管的跨导线性环结构, 使输出晶体管的电流得到精确控制且不受工艺影响, 并使输出达到全摆幅[6], R1和C1、R2和C2组成带消零电阻的米勒补偿电路, 改善运放的频率响应, 以提高其稳定性。

4 仿真结果

基于0.35μm标准CMOS工艺, 利用Cadence Spectre对所设计的运放进行仿真验证。仿真环境为:电源电压VDD=5 V, 负载为10 p F电容与10 kΩ电阻并联, 典型模式。仿真得输入级跨导与共模输入电压的关系曲线如图5所示, 运放的频率响应曲线如图6所示。由仿真结果可知, 该电路实现了在共模电压输入变化范围内, 输入级跨导的恒定, 变化率仅约为3%, 且该运放有着良好的幅频和相频特性, 开环增益为108.5 d B, 单位增益带宽为26.7 MHz, 相位裕度为73.6°。该运放的主要性能指标的仿真结果如表1所示。

5 结束语

提出了一种新颖的恒跨导轨对轨CMOS运算放大器结构。输入级利用虚拟差分对管来对输入差分对的电流进行限制, 保证了轨对轨运放的输入级跨导在工作范围内保持恒定, 在整个共模输入范围内的变化率仅为3%;输出级采用前馈式AB类输出结构, 使输出达到全摆幅。因此, 该运放不仅很好地实现了恒跨导轨对轨输入以及轨对轨全摆幅输出, 并且具有良好的性能。

摘要：设计了一种新颖的恒跨导轨对轨CMOS运算放大器结构。输入级采用轨对轨的结构, 在输入级采用4个虚拟差分对管来对输入差分对的电流进行限制, 使运放的输入级跨导在工作范围内保持恒定。输出级采用前馈式AB类输出结构, 以使输出达到全摆幅。仿真结果显示, 在5 V电源电压和带有10 pF电容与10 kΩ电阻并联的负载下, 该运放在共模输入范围内实现了恒跨导, 在整个共模输入范围内跨导变化率仅为3%, 输出摆幅也达到了轨对轨全摆幅, 运放的开环增益为108.5 dB, 增益带宽积为26.7 MHz, 相位裕度为76.3°。

关键词：轨对轨,恒跨导,AB类输出级,CMOS运算放大器

参考文献

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CMOS运算放大器 篇5

实现轨到轨的方法之一是使用耗尽型器件。由于采用了离子注入技术, 耗尽型器件的阈值电压可以是负值, 尽管这种技术使得轨到轨输入级的电源电压可降低至1 V, 但由于标准CMOS技术不支持耗尽型晶体管, 因此这种方法在CMOS工艺中基本不被采用。

放大器的输出端易实现轨到轨, 只需将两个输出晶体管的漏极相连, 输出加容性负载, 即可实现输出的轨到轨。但在输入端实现轨到轨则较复杂。原则上只能是折叠式共源共栅结构才能使输入端包含电源电压的轨。这种技术是实现所有轨到轨输入放大器的基础。

文中探讨了一种两级恒跨导的轨到轨CMOS运算放大器, 由轨到轨恒定跨导输入级、求和电路及AB类输出级构成。为减小芯片面积、噪声和失调, 将AB类输出级控制部分嵌入到折叠共源共栅求和电路中。与其他输入输出轨到轨运算放大器相比, 由于其电路结构简单、紧凑、芯片面积小、性能高, 所以可广泛应用于VLSI的设计中。采用CSMC 0.18μm工艺模型进行仿真并流片验证。

1 理论分析

1.1 输入级

共模输入范围超过或至少包含两个电源电压轨需要输入级是NMOS和PMOS差分对并联。图1给出了一个这样的输入级, 这级电路有两个不希望产生的特性[2]。

(1) 若输入对中的一对关掉了, 输入电压失调会发生变化, 这发生在狭窄的共模输入电压范围内。对这些接近轨的关断区域中, 式 (1) 可用于近似共模抑止比 (CMRR)

其中, Vic是共模输入输入电压;Vos是放大器的失调。对文献[3~4]所报告的轨到轨输入电路, 式 (1) 给出了较低的共模抑止比 (30~40 d B) 。

(2) 这级电路的跨导不恒定, 不利于最优的频率补偿, 且影响谐波总失真 (THD) 性能。文献[5]中给出的电路, 如图2所示。解决了第2个问题, 但若应用于CMOS电路, 仍会有较差的CMRR特性, 因电流在窄的共模输入信号范围内从一对切换到另一对。

这一问题在图3所示的输入级中得到了解决。电阻R和M5所拉出来的电流基本正比于共模输入电压, 因此将电流IP在两对输入对中进行分配。当共模输入电压变化时, 一对的尾电流逐渐增加, 另一对的尾电流逐渐减小。结果, 失调电压渐进地变化, 这样就提高了CMRR。在一个5 V设计中与原有的解决方案相比, 通常CMRR可有20 d B的增加。来自负电源的电源抑止比 (PSRR-) 不会降低, 因此M4-R-M5的通道只影响信号的共模部分。

无论两对输入对是工作在弱或中度反型区, 均可获得近似恒定的跨导, 因电流镜M3和M4使得尾电流的和保持恒定。M5在较低的输入共模信号下, 有助于保持尾电流的和是个常数。其作用类似于电平位移器只有当M3饱和时才会迫使电流流入M4。

工作在弱反型区时n通道和p通道的斜率系数之间的差异[6]会影响跨导的和。这种影响可以通过选择合理的电流镜的比例来抵消。设计的运算放大器电路的输入级采用了图3所示的结构。

1.2 电流求和电路

轨到轨运算放大器另一个重要模块是电流求和电路[7]。实现电流求和电路的传统方法如图4所示, 此方法会导致零极点位置及低频增益的剧烈变化, 不利于频率补偿。

如图4所示, M1a和M1b的偏置电流IB除了要为NMOS输入差分对提供电流IN外, 还需提供偏置电流IF。因输入级NMOS差分对的电流随着共模电压VCM的变化而变化, 其值可从0变化到2IN以上, 其中IN为NMOS差分对在共模电压中间时的值。所以, 晶体管M1a和M1b的偏置电流要能为NMOS差分对提供这样的电流增量还要为电流求和电路提供最小的静态电流。

另一方面, 当共模输入电压为中间值或负电源电压时, M1a和M1b中额外部分的偏置电流将流过晶体管M2a和M2b, 因此改变了这些晶体管的静态偏置电流, 从而改变了其的跨导和输出阻抗。这些变化将导致运算放大器零极点位置以及低频增益的变化。为了优化运算放大器的低频增益、频率补偿、功耗及谐波失真, 稳定这些晶体管的静态电流很重要。

文中采用了浮栅电压源[8]来稳定求和电路中的静态电流, 即在晶体管M2b和M3b的漏极之间插入浮栅电压源M5b和M6b, 具体实现在图5运算放大器主体电路中给出。

直流电流流过M5b和M6b, 但没有交流电流从中通过, 其屏蔽了交流行为, 对来自第一级的电流表现为一个无穷大的交流阻抗。

1.3 输出级

在运算放大器输出级的设计中, 为了提高效率, 输出级必须要有大的摆幅和尽可能小的静态电流。共源极AB类输出级就具有这样的特点。

AB类输出级在没有输出电流时, 输出晶体管被偏置在一个相对较小的静态电流下, 有效地减小了交越失真[9], 同时也可保证最大动态输出电流远大于静态电流, 从而提高输出级的效率。AB类输出级的关键在于保持两个输出晶体管栅极间电压的恒定。如图6所示, 在此的AB类控制采用两个浮栅MNC和MPC, 相对于使用电阻, 可有效减小芯片面积。AB类浮栅控制形成两个跨导线性环MPA、MPB、MPC和MPO以及MNA、MNB、MNC和MNO, 确定了两输出管的静态电流, 固定了两输出管MPO和MNO栅源之间的电压。

AB类输出级的具体原理如下:Iin1和Iin2为两个同相位的交流小信号电流源, 设Ib1=Ib2=Ib3=Ib4=I;Iin1=0, Iin2=0。MPA、MPB和MPC构成了MPO的偏置电路, MNA、MNB和MNC构成了MNO的偏置电路, 分别决定了MPO和MNO的静态偏置电流。设

因此, MPB和MPC, MPA和MPO同为一个栅源电压;同理, MNB和MNC, MNA和MNO也同为一个栅源电压, 若Ids, MPO=m I, Ids, MNO=m I;则

各管的宽长比还应满足如下要求

因A、B间可视为一个浮动电压源, 交流小信号下可视为短路, 即VA=VB。于是有如下两种情况:

(1) 当Iin1=Iin2>0时 (流入节点A和B) , 节点A和B电压将升高, 最终MPO截止、MNO导通, VA=VB=VDD。

(2) 当Iin1=Iin2<0时, MPO导通、MNO截止, VA=VB=0, 从而实现轨到轨的大动态输出。

采用这种结构, 当一个输出管的电流较大时, 另一个输出管的电流能保持一个最小值Imin。该Imin可防止MOS管进入截止状态。只要MOS管不进入截止状态, 就不会产生开关延迟和交越失真。

传统的米勒补偿要求在输出管的栅漏两端分别接入两个补偿电容。由于电容的前馈通路, 米勒补偿引入了一个相平面右侧的零点, 该零点减小了相位裕度, 限制了单位增益带宽。

本文通过共源共栅补偿来消除这个零点, 用较小的补偿电容就实现了频率补偿, 获得了较高的单位增益带宽[10]。

2 仿真分析

图7是输入级的总跨导gmtot随共模输入电压变化的仿真结果。横轴是输入共模电压, 纵轴是输入级的总跨导, 单位S。

在本文的设计中, 共模输入电压从地变化到电源电压, 输入gm的变化仅为5.5%。

图8是运算放大器在电源电压为3.3 V, 共模输入电压为1.65 V, 负载电阻为10 kΩ, 负载电容为10 p F, 补偿电容为1.8 p F时的开环频率特性。仿真结果表明低频增益约为107 d B, 相位裕度约为61°, 单位增益带宽约为4.5 MHz。

3 实验测试与分析

电路在CSMC0.18μm 1P6M工艺平台上进行了流片, 芯片面积为0.067 km2。芯片照片如图9所示。

为测试电路的瞬态特性如输入输出轨到轨的特性, 翻转速率 (SR) 和稳定时间 (ST) , 将放大器接成单位增益缓冲器的形式进行测试。

图10是输入为0到电源电压3.3 V的斜波信号, 输出跟随输入变化, 也可从0~3.3 V。其中上面的波形是输入信号, 下面的波形是输出信号。纵坐标是1 V/格, 横坐标是2 ms/格。

图11是SR的测试结果, 为了测试上升沿的SR+而将波形进行放大, 其中陡峭的信号是输入信号, 缓慢的信号是输出信号。

图12是ST的测试结果, 为测试上升沿的ST+而将波形进行了放大, 其中陡峭的信号是输入信号, 缓慢的信号是输出信号。

表1是该运算放大器典型性能的总结。其中SR+是上升沿的SR, SR-是下降沿的SR;ST+是上升沿的ST, ST-是下降沿的ST。

4 结束语

探讨了一种输入输出轨到轨运算放大器的设计。该运算放大器的输入级总跨导在整个共模范围内变化仅为5.5%。运算放大器采用AB类推挽输出结构, 并且将其与求和电路有机结合。整个运算放大器采用共栅米勒补偿, 从而得到较大的带宽。芯片在华润上华0.18μm工艺平台上进行了流片。对芯片的性能进行了测试, 测试结果和设计目标一致。此种运算放大器不仅可广泛应用于模拟集成电路和数模混合电路中, 也可用于其他VLSI的设计中。

参考文献

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CMOS运算放大器 篇6

本文针对蓝牙系统,设计时考虑寄生电感的影响[2,3],采用TSMC 0.18μm CMOS工艺设计出了一个差分E类功率放大器,有效地抑制了寄生电感对系统性能的影响,同时给出了设计方法和设计过程。

1 理想射频E类功放工作原理及设计方程

晶体管E类功率放大器由单个晶体管和负载网络等组成。在激励信号作用下,晶体管工作在开关状态。当晶体管饱和导通时,漏端电压波形由晶体管决定,即由晶体管的导通电阻决定。当晶体管截至时,漏端电压波形由负载网络的瞬态响应所决定[2]。

E类功率放大器要保持高效率,其负载网络的瞬态响应必须满足以下3个条件:(1)晶体管截至时,漏端电压必须延迟到晶体管“开关”断开后才开始上升。(2)晶体管导通时,漏端电压必须为零。(3)晶体管饱和导通时,漏端电压对时间的导数必须为零。

根据上述3点,具体分析E类功率放大器工作原理及其电路参数的计算。图1为E类功率放大器的电路原理图,其中Cd为MOS管寄生电容与片上电容的和,L1为高频扼流圈。L0,C0为串联谐振网络,Rload为等效负载。当晶体管饱和导通时,漏端电压为零,由于负载网络的影响,电流Id(ωt)有一个上升和下降的过程。当晶体管截至时,漏端电压则完全由负载网络所决定。图2所示为理想E类功放漏端电压和电流时域波形,由图可知所以Id(ωt)与Vds(ωt)不同时出现,使放大器效率趋近于100%,该效率主要由负载网络参数最佳设计来实现的。

由文献[4]可求得图1所示电路中各个元件的值,即

${\rm P}{}_{\text{o}\text{u}\text{t}}=\left(\frac{\text{π}{}^2+4}{8}\right){\rm I}{}_{\text{d}\text{c}}^2\times R{}_{\text{l}\text{o}\text{a}\text{d}}(1)$

$R{}_{\text{l}\text{o}\text{a}\text{d}}=\frac{V{}_{\text{D}\text{D}}^2}{{\rm P}{}_{\text{o}\text{u}\text{t}}}\left(\frac{8}{\text{π}{}^2+4}\right)(2)$

$X=\frac{\text{π}V{}_{\text{D}\text{D}}^2}{2{\rm P}{}_{\text{o}\text{u}\text{t}}}\left(\frac{\text{π}{}^2-4}{\text{π}{}^2+4}\right)(3)$

$L{}_0=8\frac{Q{}_{l}V{}_{\text{D}\text{D}}^2}{\omega {\rm P}{}_{\text{o}\text{u}\text{t}}(\text{π}{}^2+4)}(4)$

$C{}_0=\frac{{\rm P}{}_{\text{o}\text{u}\text{t}}(\text{π}{}^2+4)}{8\omega Q{}_{l}V{}_{\text{D}\text{D}}^2}(5)$

$C{}_d=\frac{{\rm P}{}_{\text{o}\text{u}\text{t}}}{\text{π}\omega V{}_{\text{D}\text{D}}^2}(6)$

2 射频CMOS E类功率放大器非理想因素分析

分析了理想功放的设计方程,有载QL的选择,负载网络元器件的选取等,但是这些理论基础都建立在理想情况下,而在实际设计中,必须考虑非理想的因素。非理想因素有多种:

(1)寄生电感的影响。

(2)有限的Chock电感[5]。

(3)NMOS开关管有限的导通电阻[6]。

(4)NMOS管寄生电容Cd的非线性[7]。

(5)负载网络的有限Q值[8]。

(6)功率放大器阻抗匹配网络的损耗。

其中寄生电感对功放的设计结果影响最大,因此将着重分析寄生电感的产生及其改进措施。

寄生电感分析与改进措施

功率放大器在实际应用中有3个主要的寄生源,分别为RF电路板、封装和IC。具体表现在输出级源级到地的寄生电感,它对功率放大器的输出功率、PAE、稳定性等产生巨大的影响。寄生电感可以分为以下3个方面:

(1)在IC级,功率放大器一般用通孔结构或者键合线联接到衬底地。在实际应用中,可使用多线键合减小地电感。

(2)在封装级,通常用接到封装底部的接地片,或通过封装引线架的地连接实现接地。可用各种方法调整引线架,以减小地电感。

(3)在RF电路板级的地连接一般用通孔接到电路板中间层的专门接地平板。接地的质量由物理特性和与系统地的连接好坏确定。

接电源(地)的封装线对电路的影响与高速电路中同步开关噪声原理相似。交流电流在封装线上引起的感应电势为

ε=Le∂i/∂t (7)

其中,Le为电源和地封装线的总等效电感。假设当Le=1 nH,交流电流幅度i为300 mA时,即可达300 mV,如果电感和寄生电容发生谐振,振荡信号的幅度会更高,必然会对输出信号形成干扰。电源(地)封装线对电路的另一影响是信号或其谐波可能引起振荡,这些影响是很难通过在电源和地之间接并联大耦合电容得到抑制的。因此采用合理的电路结构才能减轻寄生电感对系统的影响。

3 射频CMOS E类功率放大器设计

功率放大器的输出级是电路最关键、最复杂的部分,因为它的输出是芯片射频接口,除了器件的非线性特性外,还必须要考虑Pad、输出功率管漏端到地的寄生电感、封装结构、输出电压摆幅、MOS器件击穿和输出端口的阻抗匹配等多种因素的影响。在这些因素中,输出功率管漏端到地的寄生电感对功放性能影响最严重,包括键合线电感、PCB板级电路寄生电感等的影响。键合线电感的经验值是1 nH/mm,可以并联大量的键合线来减少键合线电感值,但是很难控制其精度,有文献在仿真时仅加入0.4 nH的电感模拟这些寄生量,但是从测试结果分析来看,寄生电感远不只0.4 nH,因此取1.5 nH来模拟功率管源端到地的寄生电感量。

3.1 应用理想方程的功放级设计

功放内核电路如图3所示,采用伪差分E类功率放大器,为简化分析过程,分析右半边电路图,L5为片上平面螺旋电感,L6,L7,Ls为键合线电感。输出级为E类功放,Choke电感L6阻止交流信号通过,并给晶体管提供直流电流Idc。反馈网络Cs和Rs增强功率放大器的稳定性和降低输出电压驻波比。L7、C3组成一个串联LC网络,包括一个谐振网络和部分剩余电感,当该谐振网络的品质因子足够高时,流过该网络的电流为理想的正弦型信号,所有的谐波成分都被滤除。并联电容CS由两部分组成,一部分是晶体管的寄生电容,另一部分是实际引入的电容。

在设计之初,先利用理想设计方程,估算E类功率放大器的各个参数,再采用谐波平衡法(Harmonic Balance)适当地调整参数。其中Pout=24 dBm,电源电压VDD=1.8 V,取Qt=5,根据之前给出的设计方程得出

${\rm P}{}_{\text{l}\text{o}\text{p}\text{t}}=\frac{V{}_{\text{D}\text{D}}^2}{{\rm P}{}_{\text{o}\text{u}\text{t}}}\left(\frac{8}{\text{π}{}^2+4}\right)=\frac{1.8{}^2}{0.158}\left(\frac{8}{\text{π}{}^2+4}\right)=11.8\text{Ω}(8)$

$L{}_0=8\frac{V{}_{\text{D}\text{D}}^2}{\omega {\rm P}{}_{\text{o}\text{u}\text{t}}(\text{π}{}^2+4)}=3.85$nH (9)

$C{}_0=\frac{{\rm P}{}_{\text{o}\text{u}\text{t}}(\text{π}{}^2+4)}{8\omega Q{}_{t}V{}_{\text{D}\text{D}}^2}=1.72$pF (10)

$\frac{X}{\omega }=\frac{\text{π}V{}_{\text{D}\text{D}}^2}{2{\rm P}{}_{\text{o}\text{u}\text{t}}}\left(\frac{\text{π}{}^2-4}{\text{π}{}^2+4}\right)=0.88$nH (11)

$C{}_d=\frac{{\rm P}{}_{\text{o}\text{u}\text{t}}}{\text{π}\omega V{}_{\text{D}\text{D}}^2}=1$pF (12)

以上参数选取依赖于理想设计方程参数,只考虑到最佳负载为实部的情况,考虑到一些非理想因素,利用ADS软件,采用Load Pull技术适当地调整参数。

3.2 应用Load Pull技术的功放级设计

在功放级设计中,如何使输出功率最大化是最主要的设计目标。

基本思路是通过CAD技术进行Load Pull仿真确定最佳的源和负载阻抗。所谓的Load Pull仿真,就是在负载阻抗很大范围内扫描,逐点作谐波平衡分析计算出输出功率,在圆图上画出等功率圆[9]。因此根据设计目标的输出功率,就能在圆图上找到与之对应的一系列的输出阻抗。同样的原理,可以画出等PAE的圆,折中考虑输出功率,PAE和负载网络的有载QL等就能确定最佳阻抗。

4 仿真结果与分析

根据负载牵引仿真结果得到负载的最佳阻抗值,下面就是采用适当的匹配形式(集总参数或分布参数)实现输出匹配网络,并将该输出匹配网络加入到电路中进行源负载牵引仿真,以便得到源的最佳输入阻抗。

这样通过两次负载牵引得到最佳输入输出阻抗,并选择适当的匹配电路将50 Ω变化到所需的阻抗。图4结果表明,将负载匹配到31+j24时,该结构具有最大输出功率26.78 dBm,最大PAE为60.56%。采用L型匹配网络实现输入、输出阻抗的匹配。

表1的Load Pull结果是有一定条件完成的,其前级驱动信号并不是理想的开关信号,而是输入信号为0 dBm,经过Cascode驱动级放大后的信号。利用理想设计方程得到的结果比较差的原因是,得出理想方程的假设条件和实际应用条件不一样,具体有:

(1)驱动信号并不是理想的具有足够驱动能力的占空比为50%的方波信号。

(2)仿真时在输出级功率管的源端加入了1.5 nH的寄生电感。

(3)RFC电感并不是无穷大。

(4)输出级功率管的导通电阻并不为0,需要一定的导通时间。

(5)负载谐振网络Q值也是有限的。

5 结束语

分析比较了CMOS工艺和GaAs工艺的优缺点,以及设计过程中所要考虑的非理想因素,着重分析寄生电感的产生,对功放性能的影响,以及如何抑制寄生电感对功放的影响。最终采用理想设计方程和Load Pull技术,基于0.18 μm CMOS工艺实现了一个差分的E类功放,ADS仿真结果表明采用差分结构较好地抑制了漏端电感对功率放大器性能的影响,提高功放的PAE,为实现单片集成发射机奠定了基础。

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CMOS运算放大器 篇7

功率放大 器 (PA)应用于发 射机系统 ,将上变频 之后的射 频信号进 行放大 , 然后输出 到天线发 射出去 , 由于PA处在发射 机的末端 , 所以其线 性度直接 决定了发 射信号的 质量 。 随着现代 调制方式 越来越复 杂 ,对发射信 号的质量要求也更加严格, 因此设计一个高线 性度的PA成为了一 个充满挑 战的课题 。 另一方面 ,为了实现 远距离通 信要求 , 对PA的发射机 功率要求 也越来越 高 , 目前常见 的手机通 信协议对PA的发射功 率要求接 近甚至超 过1 W, 无线局域 网 (WLAN) 虽然对PA的发射机 功率要求 只有20 d Bm, 但是由于WLAN采用正交 频分复用 技术(OFDM)调制方式 ,信号峰均 比 (PAR)达到17 d B, 为了满足 系统对线 性度的要 求 ,PA一般工作 在功率回 退的情况 , 同样为了 满足WLAN输出功率 要求 ,WLAN PA的最高输 出功率也 要设计到 瓦级 。

目前市场 上主流PA产品采用 的是砷化 镓 (Ga As)、 锗化硅 (Si Ge) 等特殊工 艺 , 虽然采用CMOS工艺设计 制作的PA也已成功 应用于手 机产品[1],但是由于CMOS工艺一些 难以克服 的固有缺 陷 ,CMOS PA市场占有 率仍然较低。 为了解决CMOS PA设计的问题并使所设计的PA达到一定 的性能指 标 , 将输出功 率提升技 术 、 线性度提 高技术和效率提高技术广泛应用于CMOS PA的设计[2,3,4,5,6,7,8]。 本设计采用片上变压器合成技术增加PA的输出功率 ,二次谐波短路用 来提高PA的线性度 , 从而实现 了2.5 GHz高线性度 瓦级CMOS功率放大 器的设计 。

本文所述 的PA电路设计 基于TSMC 0.18 μm CMOS工艺 , 仿真结果 表明在2.5 GHz工作频率 点 , 输入完全 匹配 (S11=-25 d B), 小信号增 益达到25 d B, 功率增益 为19.4 d B , 最高输出功率达到31.8 d Bm , 最高功率附加效率 (PAE)达到32.9%,三阶交调失真在输出功率等于22 . 3 d Bm时为-30 d Bc。 根据仿真 结果 ,该PA达到输出 功率 、线性度和 效率等性 能指标的 折中设计 , 可应用于2.5 GHz频段的发射机系统,实现高输出功率的单片CMOS收发器。

1功率放大器的电路设计

2 . 5 GHz的整体电 路结构如 图1所示 , 包括输入 变压器 、驱动放大 器 、2个子功率 放大器和 功率合成 器等4个模块 。 其中输入 变压器用 来实现单 端输入信 号到差分 输出信号 的转换 ; 驱动放大 器和子功 率放大器 结构相同 , 采用差分 结构来输 出更高的 功率 , 同时抑制 奇次谐波 , 提高PA的线性度 ; 功率合成 器实现两 个子功率 放大器的 输出信号 相加 ,同时将差 分信号转 为单端信 号输出到 负载 。 为了提高 整体电路 的稳定性 , 串联RC网络应用 于驱动放 大器和子 功率放大 器 。 输入变压 器和功率 合成器两 端均有调 谐电容 , 控制整体 电路在2.5 GHz达到最优 性能 。 差分结构 的电感接 在驱动放 大器的正 负输出端 , 和级间电 容在2.5 GHz谐振 , 同时从该 电感的中 心抽头给 驱动级提 供电源 。

该PA的电路设 计过程如 下 : 从输出端 开始向输 入端逆向 进行设计 , 首先选定 功率合成 器的结构 、 主次线圈 比 、 几何形状 ; 然后设计 子功率放 大级 , 确定MOS管的具体 尺寸 , 采用负载 牵引仿真 , 使得输出 功率和效 率达到最 大值 ; 下一步设 计驱动级MOS管的尺寸 和级间电 感的大小 ;最后设计 输入变压 器 ,同样确定 其线圈比 、 几何尺寸 。 以上电路 尺寸确定 完毕后还 需要对PA整体电路 进行优化 仿真 ,在线性度 和效率等 性能之间 进行折中 处理 , 同时考虑 后期版图 的设计 , 对电路中 的每个尺 寸进行仔 细核对并 作合理优 化 , 最终使PA各项性能 指标达到 设计要求 。

2功率合成器

随着CMOS工艺节点 越来越小 , 可提供的 电源电压 也越来越 小 ,但是MOS管的阈值 电压并没 有随之下 降 , 这样为了 增加PA的输出功 率必须采 用更大尺 寸的MOS管 ,导致功率和面积增加 。 为了增加PA的输出功率 , 功率合成 器广泛应 用于CMOS PA的设计[2,4,5,6], 同时实现 阻抗变换 、差分信号 转单端信 号 、静电保护 等功能 。 根据输入 信号接入 形式 ,片上功率 合成器可 以分为串 联和并联 两种形式 , 其中串联 功率合成 器实现电 流相加 ,并联功率 合成器实 现电压相 加[4]。 功率最大 传输效率Gmax用来衡量 功率合成 器的性能 :

其中 :

图1所示功率 合成器用 来实现两 个子放大 器的输出 电压相加 , 其三维几 何结构如 图2所示 , 总面积大 小为1 360 μm×450 μm, 合成器的主线 圈和次线 圈均采用 半圆结构 , 线圈宽30 μm, 线间距3 μm。 基于TSMC 0 . 18 μm CMOS工艺参数 , 采用电磁 仿真软件Momentum对该合成 器进行仿 真 , 仿真结果 如图3所示 , 该功率合 成器在2.5 GHz的功率传 输效率达 到82%。

3二次谐波短路

为了提高PA的线性度,系统级的数字预失真(DPD)[8]、 电路级的 偏置电路[4]、 器件级的 预失真[2]等技术被 广泛应用 于PA的设计 , 但是由于 设计的复 杂度 , 系统级和 电路级的 设计不免 带来芯片 面积和功 耗的增加 。 DPD一般将PA的幅度和 相位非线 性参数存 储查找表 (LUT) 中 ,LUT中的参数 可以根据PA的实际测 量结果更 新 ,然后提供 一个与PA相反的非 线性特性 ,但是DPD需要复杂 的基带处 理算法 , 直接导致 芯片面积 和功耗的 增加 , 同时还需 要完整的 预失真系 统级设计 , 增加了PA的设计难 度 。 作为一种 器件级的 线性度提 高技术 ,PMOS补偿技术 一般用来 抵消NMOS栅端电容 随栅端电 压的变大 而下降 ,使得NMOS栅端电容 基本不随 栅端电压 摆幅变化 ,降低PA的相位失 真 ,但是PMOS管的加入 会导致功率增益 下降[2]。

本设计采 用器件级 的二次谐 波短路技 术 , 串联的LC网络谐振 在两倍工 作频率 ( 5 GHz ) , 接在差分 功率放大 器的共模 节点 :共栅管的 栅端和功 率合成器 主线圈的 中间节点 (如图4所示 ),减小二次 谐波因反 馈存在和 基频产生 的交调失 真 。 二次谐波 短路对PA线性度的 提高程度 如图5所示 , 三次谐波 交调失真 (IMD3) 用来衡量PA的线性度 , 在图4所示的节 点加上二 次谐波短 路电路之 后 ,IMD3最高达到7 d B的提升 , 对PA的线性度 改善明显 。

4仿真结果

首先对该PA进行小信 号S参数仿真 , 扫描频率 范围1.5 GHz~3.5 GHz,仿真结果 如图6所示 。 图中可以 看到输入 回波损耗S11达到 -25 d B, 输入阻抗 在2.5 GHz完全匹配 ,S21达到25 d B, 说明电路 整体在2.5 GHz谐振 ,参数取值 合理 。

然后对PA进行大信 号仿真 ,2.5 GHz单频点信 号接在PA输入端 ,输入功率 扫描范围 -25 d Bm~5 d Bm, 仿真PAE 、 输出功率 和功率增 益如图7所示 , 该PA最高输出 功率达到31.8 dBm, 最高PAE为32.9% , 功率增益 为19 . 5 d B 。 采用功率 合成器可 以实现瓦 级输出功 率 , 为高输出 功率的CMOS PA提供了一 种非常有 效的解决 方案 ,降低了系 统的设计 难度 。

最后 ,为了对该PA的线性度 进行仿真 ,两路频率 相差5 MHz的双声信 号 (2.502 5 GHz和2.497 5 GHz) 同时接在PA的输入端 ,同样对输 入功率进 行扫描 ,仿真IMD3和五次谐 波交调失 真 (IMD5)如图8所示 ,其中IMD3在输出功 率等于20 d Bm时为 -40 d Bc, IMD5在输出功 率等于26 d Bm时为-40 d Bc。 虽然IMD3和IMD5存在一定 程度的不 对称 , 可能导致 相邻信道 抑制比 (ACPR) 和误差相 量幅度 (EVM)的下降 ,但是对线 性输出功 率并不会 产生明显 影响 ,而且这一 问题可以 采用其他 线性度提 高技术来 解决 。

该PA和目前已 有研究的 成果进行 对比结果 如表1所示 , 整体性能 在效率和 线性度之 间取得非 常好的折 中 ,输出功率 也较高 ,虽然流片 测试之后 的性能会 下降 , 但是本文 所用的功 率提升和 线性度提 高技术得 到验证 ,可以应用 于同类PA的设计 。

5总结

CMOS运算放大器 篇8

关键词：误差放大器,电荷泵,CMRR,LED驱动器,低噪声

0引言

白光LED的应用越来越广泛。一般白光LED正向导通压降约为3.4 V, 典型值为3.5～3.8 V, 而通常便携式设备主要供电电源的锂离子电池输出电压在2.7～5 V之间。如果用电源直接驱动白光LED, 会产生白光LED发光亮度的不稳定, 而且当电源电压降低到不能使LED正常发光, 而电池放电还没有结束, 就会影响到便携式设备的有效工作时间。所以, 在便携式设备中, 需要LED驱动电路, 使电池在整个放电过程中都能保证LED正常发光[1,2]。

针对电荷泵型LED驱动器的具体要求, 设计了一款改进型误差放大器, 该误差放大器在2.7～5 V的电压范围内工作, 同时具有高的电源噪声抑制比和共模抑制比。

1误差放大器的设计

1.1 电荷泵型LED驱动器

图1是电荷泵型LED驱动器的示意图, 图中VIN是电源输入电压, VOUT为驱动器的输出电压, S1, S2, S3, S4是功率开关, CF为泵电容, COUT是LED驱动器输出电容, EA是误差放大器, VEA为误差放大器的输出电压, VFB表示电荷泵输出电压的分压信号, VREF表示精密温度补偿基准电压。电荷泵在1倍升压时, 闭合S1, S2, 打开S3, S4。电荷泵工作在2倍升压时, 在充电阶段, 闭合S1, S4, 打开S2, S3;在放电阶段, 打开S1, S4, 闭合S2, S3, 在时钟控制下不断周期性地充放电, 同时在反馈控制电路的作用下, 输出电压会稳定在一个预设值上, 误差放大器仅在2倍升压时工作[3]。

误差放大器的作用就是对精密温度补偿基准电压VREF和输出分压VFB进行比较, 误差放大器输出电压正比于VFB和VREF的差值, VEA输入到控制器。整个控制原理是:如果VFBVREF, 误差放大器的输出电压VEA减小, 控制电路没有时钟频率输出, S1, S2, S3, S4都处于打开状态, 电荷泵处在空闲状态。当电路处在空闲状态时, 误差放大器继续对输出电压采样, 如果输出电压在负载作用下降低, 输出电压能够及时得到调整, 对负载变化响应迅速, 纹波较小。

据上述工作原理可以得到对误差放大器的要求 :

第一, 在电池供电范围内, 误差放大器要满足宽电压工作要求。电源输出电压范围在2.7～5 V之间, 在整个电池电压变化范围内, 误差放大器的增益, 相位变化要小。

第二, 在便携式设备中, 锂离子电池要同时给数字模块供电, 电池的输出电压噪声较大, 所以误差放大器要有较高的PSRR, 同时要满足CMRR要求。根据所需指标, 寻求合适的误差放大器来满足要求。

1.2 误差放大器的设计

图2是误差放大器的整体电路图。误差放大器的设计和实现过程中考虑到宽电压工作[4], 高CMRR和PSRR的应用需要, 采用单电源两级电压放大器的拓扑结构, 它包含一级放大器A1, 二级放大器A2和两个频率补偿电容, 其中A1为对称全差分OTA, 它将输出电压VOUT分压电压VFB和高精度温度补偿带隙基准电压VREF差值放大, 使用全差分OTA是为了得到更好的频率特性。

第一级偏置模块由M13, M14, M15组成, IBIAS是一个高精度温度补偿基准电流源, M11, M12, M15组成电流镜结构给全差分运放放大器提供电流。M1, M2是差分输入对管, 以M4, M5管为负载管, 放大倍数很小。电阻R1为源级负反馈电阻, 用来增加运放的压摆率, 并提高运放的线性度。M20～M25为输出共模反馈管, 用来调节运放第一级的共模输出电平[5,6,7]。M4, M6, M7, M8, M9, M10组成共源级放大, 采用这种结构是综合考虑带宽, 相位裕量和宽电压工作的需要, V2为共源光栅器件提供合适的偏置, 电路对V2点的电压要求不是很高, 这是因为由M20～M25组成的输出共模反馈管, 能够抑制V2点的噪声干扰。

第二级放大电路A2是把差分的双端输出转换成单端输出, 这一级决定放大电路的放大倍数, 同时VEA要有合适的电压摆幅, 在整个工作电压范围内都能驱动负载。根据图2可以近似得出误差放大器的低频增益:

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式中:B= (W/L) M4/ (W/L) M3= (W/L) M6/ (W/L) M5, W和L分别是晶体管的宽和长。

对如图2所示误差放大器, 主极点位于第一级放大器A1的输出点。在A点放大器有最大的输出阻抗RA和最大的电容CA。由于第二级放大器A2的输出B点和A 点的输出阻抗在同一个数量级上, 两个点产生的极点相距较近, 为了提高电路的稳定性, 通常使用密勒补偿电容C1, C2, 把这两个极点分开, 得到较好的相位裕度。

由补偿前后对比可知, 密勒补偿电容使两级间的主极点向原点移动, 使输出极点向离开原点方向移动。在两级运算放大器电路中引入合适的补偿电容, 使误差放大器的相位裕度大为增加, 大大提高了系统的稳定性[8,9,10]。

2仿真分析

为了评估所设计电路的性能, 对不同工作电压 (2.7～5 V) 下的误差放大器进行了仿真, 仿真软件采用Cadence Spectre , 仿真模型基于CHRT 0.35 μm CMOS MIXED SIGNAL TECHNOLOGY 工艺, 仿真条件为25 ℃下全典型模型。首先, 误差放大器的增益特性如图3所示, 相位特性如图4所示。

由图3～图4可见, 在2.7～5 V的工作电压下放大器的增益和相位变化很小, 其增益约等于72 dB, 相位裕度约等于52°。

图5是电源电压为2.7～5 V时, 误差放大器的PSRR仿真结果。

从图5中可以看出, 在2.7 V时PSRR 约为93 dB, 在5 V时PSRR约为106 dB。

图6是电源电压为2.7～5 V时, 误差放大器的CMRR仿真结果。

从图6中可以看出, 在2.7 V时CMRR约为114 dB, 在5 V时CMRR约为113 dB。

3结论

本文基于全差分对称结构, 使用 CHRT 0.35 μm CMOS MIXED SIGNAL TECHNOLOGY工艺, 设计了一款可作为LED驱动器内部使用的具有宽工作电压范围的CMOS误差放大器, 新设计的误差放大器不仅降低了输出电压波纹及噪声, 而且改善了稳定性, 同时具有较高的PSRR, CMRR。

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