FPGA电路设计论文

摘要:为满足某型设备数据显示和输入需要,采用CPLD/FPGA技术,结合VHDL硬件描述语言设计显示接口转换电路。该电路能够将MDA标准信号转换至DVI标准信号,并扩充数据输入端口,使得当前主流液晶显示器能够方便应用于基于单板机的测控设备,取得了良好的效果。下面是小编精心推荐的《FPGA电路设计论文(精选3篇)》，仅供参考，大家一起来看看吧。

FPGA电路设计论文 篇1：

基于ＦＰＧＡ的乐曲演奏电路设计

自1985年Xilinx公司推出第一片现场可编程逻辑器件(FPGA)至今，FPGA已经历了十几年的发展历史。纵观现场可编程逻辑器件的发展历史，其之所以具有巨大的市场吸引力，根本在于；FPGA不仅可以解决电子系统小型化、低功耗、高可靠性等问题，而且其开发周期短、开发软件投入少、芯片价格不断降低，促使FPGA越来越多地取代了ASIC的市场，特别是对小批量、多品种的产品需求，使FPGA成为首选。

目前，FPGA的主要发展动向是：随着大规模现场可编程逻辑器件的发展，系统设计进入“片上可编程系统”(SOPC)的新纪元：芯片朝着高密度、低压、低功耗方向挺进；国际各大公司都在积极扩充其IP库，优化的资源更好的满足用户的需求，以扩大市场；特别是引人注目的所谓FPGA动态可重构技术的开拓，将推动数字系统设计观念的巨大转变。

本文使用MaxPlusⅡ设计基于FPGA的乐曲演奏电路。

1．硬件发声的原理

声音的频谱范围约在几十到几千赫兹，只要利用程序来控制FPGA芯片某个引脚输出一定频率的矩形波，接上扬声器就能发出相应频率的声音。乐曲中的每一音符对应着一个确定的频率，因此，要想FPGA发出不同音符的音调，实际上只要控制它输出相应音符的频率即可。

乐曲都是由一连串的音符组成，要想让硬件电路准确地演奏出一首乐曲，不仅要控制电路能按照乐曲的乐谱依次输出这些音符所对应的频率，还必须准确地控制乐曲的节奏，即每个音符的持续时间。因此，乐曲中每个音符的发音频率及其持续的时间是乐曲能够连续演奏的两个关键因素。

2．音符频率的获得

在FPGA设计中，多个不同频率的信号，一般是通过对某个基准频率进行分频获得的。由于各个音符的频率多为非整数，而分频系数又不能为小数，故必须将计算得到的分频系数四舍五入取整。若基准频率过低，则分频系数过小，四舍五入取整后的误差较大。若基准频率过高，虽然可以减少频率的相对误差，但分频电路耗用的资源会增加。实际设计中应该综合考虑这两个方面的因素，在尽量减少频率误差的前提下，选取比较合适的基准频率。在本实验中，选取基准频率为2MHz。由于现有CPLD上外接有12MHz的高频时钟，故只需对其进行6分频，即可获得2MHz的基准频率信号。

对基准频率分频后获得的输出信号，是一些脉宽极窄的尖脉冲信号(占空比=1／分频系数)。为提高输出信号的驱动能力，以使扬声器有足够的功率发音，需另接一个T触发器均衡为对称方波(占空比为1:2)，但这时的频率将是原来的1／2。表1中各音符的分频系数就是从2MHz基准频率二分频得到的1MHz频率基础上计算得到的。

由于最大的分频系数是3822，故分频器采用12位二进制计数器已能满足要求。对于乐曲中的休止符，只要将分频系数设为0，即初始值为2¹²-1=4095，此时扬声器将不会发声。

3．乐曲节奏的控制

本实验中的梁祝乐曲，最小的节拍为1／4拍，若将一拍的时长定为1s，则只需要提供一个4Hz的时钟频率即可产生1／4拍的时长(0.25s)，对于其它占用时间较长的节拍，如2／4拍(必定是1／4拍的整数倍)，则只需要将该音符连续输出两遍即可。

4．音符及音阶的显示

为提高电路的实用性，可以通过数码管和LED来显示出乐曲演奏时的音符及其音调的高低。为此，本电路中采用一个数码管和3个LED，一个数码管用来动态显示乐曲演奏时的音符，3个LED则分别显示乐曲演奏时音符所对应的音调的高、中和低音。

综上所述，可以得到乐曲演奏电路的原理框图如图1所示。

作者：曹　康　童闻焕

FPGA电路设计论文 篇2：

基于CPLD/FPGA某型接口转换电路设计

摘要:为满足某型设备数据显示和输入需要,采用CPLD/FPGA技术,结合VHDL硬件描述语言设计显示接口转换电路。该电路能够将MDA标准信号转换至DVI标准信号,并扩充数据输入端口,使得当前主流液晶显示器能够方便应用于基于单板机的测控设备,取得了良好的效果。

关键词:CPLD/FPGA;VHDL语言;MDA标准接口;DVI标准接口;信号转换

Designing Some Circuit for Signal Transformation Base on CPLD/FPGA

LEI Jin-hong, LIU Jie, XIE Jiang-rong

(Wuhan China PLA Group 63981, Wuhan 430311, China)

Key words: CPLD/FPGA; VHDL programming language; MDA standard interface; DVI standard interface; signal transformation

MDA接口是计算机视频显示的第一个标准接口,它只支持字符显示功能,无图形功能,无彩色显示能力,也无灰度等级。目前,计算机显示接口标准从结合VHDL硬件描述语言设计MDA,发展到VGA、XGA、SVGA,直到最新DVI。理所当然,DVI接口(Digital Visual Interface,数字视频接口)是近年来随着数字化显示设备的发展而发展起来的一种显示接口,有着更快的显示速度,和高质量的显示画面。

上世纪80年代设计基于单板机的某型自动化测控设备,实时输出大量数据,当时选用MDA标准接口的显示器进行显示,并集成输入接口(键盘接口)。随着科技的进步和时代的发展,当前市场上显示器主流为带DVI接口的液晶显示器,MDA标准接口的显示器越来越少,严重影响该型设备的正常工作。为挽救该型设备,文中提出一种采用可编程逻辑器件CPLD/FPGA技术,设计显示接口转换电路,将MDA接口标准显示信号转换至DVI接口标准显示信号。

1 接口定义

1.1 MDA接口

该型自动化测试设备显示器集成视频输入接口和键盘接口,接口定义如下:

1.1.1 MDA接口定义

MDA标准接口定义见表1。MDA显示标准的字符显示规格为80列X25行,分辨率为720X350,行频为18.432KHZ,场频为50HZ,信号接口采用九针D形接口。

1.1.2 键盘接口

键盘接口采用RS232C接口。RS232C接口是目前最常用的一种串行通讯接口,接口定义见表2。

1.2 DVI接口定义

DVI接口标准是Intel、Compaq、IBM、HP、NEC、Fujitsu等公司共同推出的接口标准,直接接受纯数字信号。

2 设备通信机理

该型设备与显示设备采用三线同步串行通信,在发送端利用编码器把要发送的数据和发送时钟组合在一起,通过传输线发送到接收端,在接收端再用解码器从数据流中分离出接收时钟,时序逻辑关系如图1所示。

从图1可看出,数据接收或发送时,首先帧同步信号先触发一个瞬时启动脉冲,之后保持低电平有效,时钟信号紧随其后,数据在时钟信号的上升沿保持稳定,并开始采样和传输,每个时钟周期收发一位字符数据,串行数据成批连续发送和接收。

3 基于CPLD/FPGA的接口结构设计

利用CPLD/FPGA技术,同时结合VHDL硬件描述语言设计三线同步串行通信控制显示转换接口电路,其功能结构如图2所示。

整个显示接口电路的内部结构主要由时钟分频模块、系统接口控制逻辑、视频信号转换模块、键盘输入模块等四大模块构成。

时钟分频模块主要用于数据收/发模块产生同步时钟信号。系统接口控制逻辑主要用于各种逻辑功能信号的控制,同时还可以接收中断仲裁逻辑模块产生的中断信号,控制数据的接收或者发送操作。

视频信号转换模块和、键盘输入模块是接口电路的核心部分,其模块接口见图3和图4。

信号转换流程:在帧同步脉冲信号触发下,MDA视频数据在时钟信号rclk上升沿到来时保持稳定,并通过rdata信号线进入数据接收模块。在该模块内部,视频数据经过串/并变换,接收FIFO作为数据缓冲器,将接收到的数据锁存在VHDL程序指定的两个地址寄存器中,一个地址单元存储数据的高八位,另外一个地址单元存储数据的低八位,当数据存满这两个地址单元后,接口向系统发出一个“接收缓存满”的接收中断标志int,系统微处理器响应后,数据被全部取出,并行数据被送往系统的DVI接口,重复进行相同操作,直至连续接收并显示完所有数据。

数据输入流程:在sgate帧同步脉冲信号触发下,键盘输入的并行数据在时钟信号sclk上升沿到来时保持稳定,并通过数据发送模块开始数据发送。在模块内部,首先发送FIFO数据缓冲器,当并行数据存满该缓存单元后,数据发送模块向系统发出一个“发送缓存满”的发送中断标志int,系统微处理器响 应后,并行数据从发送FIFO内读出,经过并/串变换成串行数据,最高位MSB最前,最低位LSB最后,并被送往发送数据信号线Sdata上,发送至外围设备接口,重复进行相同操作,直至发送完毕所有数据,数据发送过程结束。

4 结束语

采用基于CPLD/FPGA技术、结合VHDL硬件描述语言设计MDA标准接口向DVI标准接口转换电路,克服传统硬件电路元器件多,功耗大,体积大等缺点。运用该电路,当前市场上带DVI接口的主流液晶显示器均可用于显示某型自动化测控设备,显示效果良好,增强设备的兼容性、开发性,便于升级和维护。

参考文献:

[1] 廖日坤.CPLD/FPGA嵌入式应用开发技术白金手册[J].北京:中国电力出版社,2005.

[2] 马彧.CPLD/FPGA可编程逻辑器件实用[J].北京:机械工业出版社,2006.

[3] 付永庆. VHDL语言及其应用[J].北京:高等教育出版社,2005.

[4] 袁新燕.计算机外设与接口技术面向专业规范[J].北京:高等教育出版社,2008.

作者：雷金红,刘杰,谢江蓉

FPGA电路设计论文 篇3：

基于FPGA的汽车尾灯控制电路设计

摘要：汽车尾灯控制电路为了实现左转弯、右转弯、汽车倒车或刹车时指示灯的点亮功能，以FPGA为基础，利用Verilog语言编程。包含了分频模块、按键模块，通过指示灯的变化来实现汽车在上述四种情况的车灯闪烁。分析汽车尾灯控制电路设计构思，采用硬件描述语言和FPGA实现汽车尾灯控制电路的设计，有着线路简单、可编程性、可靠性高等特点，并结果验证通过仿真来进行。

关键词：FPGA;汽车尾灯;VHDL

开放科学（资源服务）标识码（OSID）：

电子系统的设计技术和工具的深刻变化，伴随着集成电路工艺技术的高速发展，当前汽车行业发展迅速，汽车的性能也越来越高端，智能化，针对汽车尾灯控制器，本文将介绍一种基于FPGA实现汽车尾灯控制的系统。FPGA作为当前高速发展的技术，其具有工作稳定，运行速度快，还有可编程性、门阵列的高逻辑密度和高可靠性、等好处。在进行产品开发时利用上它，不仅降低成本、研发周期短、可靠性高，只是产权更具完全性。利用FPGA实现汽车尾灯控制器将更加满足未来行业发展需要。

1 设计需求

1）假设汽车尾部左、右两侧各有三个指示灯（用发光二极管模拟），实现以下控制功能

①正常行驶时指示灯全灭;

②右转弯时，右侧三个指示灯循环点亮;

③左转弯时，左侧三个指示灯循环点亮;

④汽车倒车或临时刹车时，所有指示灯按CP信号同步闪烁。

2）在Quartus II软件平台上建立计数器电路的顶层电路文件并完成编译和仿真

3）信号说明

输入信号：时钟CLK（CP），直接清零CLR，控制模式A1、A0。

输出信号：汽车尾部左、右两侧共有6个输出信号，即L2、L1、L0及R2、R1、R0。

2 总体设计

2.1 结合控制电路在汽车尾灯的功能要求，将其转化为功能表

2.2 设计汽车尾灯控制电路框图和环形计数器状态图

汽车尾灯控制电路框图由三部分组成，即4/2线优先编码器、环形计数器和组合逻辑电路。根据控制模式A1、A0组合逻辑电路，并结合功能完成输出逻辑函数的结合。

3 仿真

当13为高电平时，六个小灯全部点亮。当只有12为高电平时，L0、L1、L2循环点亮（即左转弯时，左侧三个指示灯循环点亮）。当只有13为高电平时，R0、R1、R2循环点亮（即右转弯时，右侧三个指示灯循环点亮）。

4 验证

如图4所示，为右转弯时。即只有13为高电平，右侧三个小灯循环点亮。

5 总结

本设计采用VHDL硬件描述语言文本输入方式，在确定总体预期实现功能前提下，在满足设计需求前提下分层次进行描述。顺序执行的模式利用FPGA打破，能在每个时钟周期能完成更多的处理任务。且不使用FPGA操作系统，专注于每一项任务的确定性硬件拥有并执行，可减少稳定性方面出现问题的可能。利用FPGA实现汽车尾灯控制器将更加满足未来行业发展需要。

参考文献：

[1]吴银凤，邝先验，王晓燕.基于FPGA的汽车尾灯控制电路设计与实现[J].集成电路应用，2005（12）：39-40，33.

[2]王彥博，曾健，张哲，等.基于FPGA的汽车尾灯控制电路[Jl_电脑知识与技术，2019，15（7）：246-247.

[3]郭浩.基于FPGA的数字加速度计设计[D].西安：西安电子科技大学，2018.

[4]曾健，苏岩淇，李永康.等.基于FPGA的简易电子钟设计[Jl.电脑知识与技术，2019，15（6）：250-251.

[5]赵颖，李永康，苏岩淇，等.基于FPGA的简易电子钟[J].电脑知识与技术，2019，15（10）：206-207.

【通联编辑：唐一东】

作者简介：王妍（1999-）女，辽宁朝阳人，大连理工大学城市学院2017级电子信息工程专业，本科在读主要从事电子产品开发研究;通讯作者：王颖（1979-）女，辽宁朝阳人，硕士研究生，大连理工大学工程实践中心高级实验师，主要从事嵌入式FP-GA系统开发研究。

作者：王妍 张慧敏 田仁凤 王颖