eda数字频率计设计

第一篇：eda数字频率计设计

eda实验报告-两位十进制频率计设计

工学院实验报告

姓名：黄娟

学号：32214125

班级：自动141

成绩：

实验名称：2位十进制频率计设计

一、 实验目的

1. 掌握EDA工具Quartus Ⅱ的使用; 2. 掌握Quartus Ⅱ的原理图设计流程。 3. 掌握2位十进制频率计设计方法。

二、2位十进制频率计设计

1、Quartus Ⅱ原理图设计流程

(1)计数器设计 a.设计电路原理图 b.建立工程 c.系统仿真 d.生成元件符号 (2)频率计主结构电路设计 (3)时序控制电路设计

(4)顶层电路设计

2、2位十进制频率计 (1)原理图

1

工学院实验报告

(2)仿真测试结果

(2)RTL图

工学院实验报告

三、实验小结

通过这次实验，我们掌握EDA工具Quartus Ⅱ的使用; 了解了Quartus Ⅱ的原理图设计流程。掌握2位十进制频率计设计方法。其中原理图中运用主线和线的命名实现连接更加简单方便。基于前面的设计基础，所以我们在搞清楚实验目的和要求之后，便开始了设计实验，而且整个过程中思路比较清晰，我们首先设计了计数器，然后将计数器封装置后，设置为可以在后边的设计电路中调用的工具文件，然后设计了2位十进制数字频率计的电路，最后经过仿真测试，实现了实验要求的功能。

第二篇：数字频率计设计

数字频率计设计 1. 设计任务

设计一简易数字频率计，其基本要求是：

1)测量频率范围1Hz~10Hz，量程分为4档，即×1，×10，×100，×1000。 2)频率测量准确度fx2103. fx3)被测信号可以是下弦波、三角波和方波。 4)显示方式为4位十进制数显示。 5)使用EWB进行仿真。 2. 设计原理及方案

频率的定义是单位时间(1s)内周期信号的变化次数。若在一定时间间隔T内测得周期信号的重复变化次数为N，则其频率为

f=N/T 据此，设计方案框图如图1所示。

图1 数字频率计组成框图

其基本原理是，被测信号ux首先经整形电路变成计数器所要求的脉冲信号，频率与被测信号的频率fx相同。时钟电路产生时间基准信号，分频后控制计数与保持状态。当其高电平时，计数器计数;低电平时，计数器处于保持状态，数据送入锁存器进行锁存显示。然后对计数器清零，准备下一次计数。其波形逻辑关系图如图2所示。 3. 基本电路设计 1)整形电路

整形电路是将待测信号整形变成计数器所要求的脉冲信号。电路形式采用由555定时器所构成的施密特触发器，电路如图XXX所示。若待测信号为三角波，输入整形电路，设置分析为瞬态分析，启动电路，其输入、输出波形如图XXX所示。可见输出为方波，二者频率相同。

2)时钟产生电路

时钟信号是控制计数器计数的标准时间信号，其精度很大程度上决定了频率计的频率测量精度。当要求频率测量精度较高时，应使用晶体振荡器通过分频获得。在此频率计中，时钟信号采用555定时器构成的多谐振荡器电路，产生频率为1Kz的信号，然后再进行分频。多谐振荡器电路如图XXX所示。由555定时器构成多谐振荡器的周期计算公式为

XXXXXXXXXX 取XXXXXXXXXXXXXX，则得到振荡频率为1Kz的负脉冲，其振荡波形如图XXX所示。 3)分频器电路

采用计数器构成分频电路，对1Kz的时钟脉冲进行分频，取得不同量程所需要的时间基准信号，实现量程控制。1Kz的时钟脉冲，对其进行3次10分频，每个10分频器的输出信号频率分别为100Hz，10Hz，1Hz三种时间基准信号。对应于以1Kz，100Hz，10Hz，1Hz的信号作为时间基准信号时，相应的量程为×1000，×100，×10，×1。

构成10分频带电路是采用十进制计数器74LS160实现的。具体电路及其输入、输出波形如图XXX所示。

(1) T触发器

T触发器电路是用来将分频带器输出阻抗的窄脉冲整形为方波，因为计数器需要用方波来控制其计数/保持状态的切换。整形后方波的频率为频器输出信号频率的一半，则对应于1Kz，100Kz，10Kz，1Hz的信号，T触发器输出信号的高电平持续时间分别为0.001s,0.01s,0.1s,1s。T触发器采用JK触发器7473为实现，其电路连接图及其输入、输出波形如图XXX所示。

(2) 单稳触发器

单稳触发器用于产生一窄脉冲，以触发锁存器，使计数器在计数完毕后更新锁存器数值。单稳触发器电路采用555定时器实现，为了保证系统正常工作，单稳电路产生的脉冲宽度不能大于该量程分频带器输出信号的周期。例如，计数器的最大量程是×1000，对应分频带器输出的时间基准信号频率为1000Hz，周期是1ms。取单稳电路输出脉冲宽度TW=0.1ms。根据TW=1.1RC，取C=0.01Uf，则R=9.8KΩ，取标称什为10KΩ。单稳触发器输入信号是T触发器输出信号经Rd、Cd组成的微分器将方波变成尖脉冲后加到555定时器的触发器。电路图及输入、输出波形如图XXX所示。

(3) 延迟反相器

延时反相器的功能是为了得到一个对计数器清零的信号。由于计数器清零是低电平有效，而且计数器清零必须在单稳触发信号之后，故延迟反相器是在上述单稳电路之后，再加一级单稳触发电路，且在其输出端加反相器输出。其输入、输出波形如图XXX所示。 (4) 计数器

计数器在T触发器输出信号的控制下，对经过整形的待测信号进行脉冲计数，所得结果乘以量程即为待测信号频率。

根据精度要求，采用4个十进制计数器级联，构成N=1000计数器。十进制计数器仍采用74LS160实现。其电路图如图XXX所示。其中计数器的清零信号由延迟反相器提供，控制信号由T触发器提供，计数器输出结果送入锁存器。

(5) 锁存器和显示

计数器的结果进入锁存器锁存，4个七段数码管显示测试信号的频率。锁存器使用了两片8D集成触发器实现，其控制信号来自于延迟反相器，具体电路如图XXX所示。

(6) 数字频率计的总体电路

图XXX是数字频率计的总体电路图。

4. 测试

搭建好以上电路以后，进行调试，首先分模块进行调试，待每一个模块调试正确后，不规则进行联调。因为整个电路的分析是瞬态分析，故总体电路的分析需要较长时间。 以上仅仅是学生所做综合电路分析与设计的例子，由于EWB5.12教学版本库元件的限制，有些电路与系统无法进行全部电路的仿真(例如收发信通信系统等)，但有些局部电路也可以进行仿真，从而节省对这部分电路设计化费的时间。

第三篇：EDA数字钟课程设计

课 程 设 计 报 告

设计题目：用VHDL语言实现数字钟的设计

班 级：电子1002班 学 号：20102625 姓 名：于晓 指导教师：李世平、李宁 设计时间：2012年12月

摘

要

数字钟是一种用数字电路技术实现时、分、秒计时的钟表。本设计主要是实现数字钟的功能，程序用VHDL语言编写，整体采用TOP-TO-DOWN设计思路，具有基本的显示年月日时分秒和星期的功能，此外还有整点报时功能。该数字钟的实现程序分为顶层模块、年月模块、日模块、时分秒定时模块、数码管显示模块、分频模块、星期模块，此外还有一个库。该程序主要是用了元件例化的方法，此外还有进程等重要语句。

没有脉冲时，显示时分秒，set按钮产生第一个脉冲时，显示年月日，第2个脉冲到来时可预置年份，第3个脉冲到来时可预置月份，依次第

4、

5、

6、

7、8个脉冲到来时分别可预置日期、时、分、秒、星期，第 9个脉冲到来时设置星期后预置结束，正常工作，显示的是时分秒和星期。调整设置通过Up来控制，UP为高电平，upclk有脉冲到达时，预置位加1，否则减1。当整点到达时，报时器会鸣响，然后手动按键停止报时。

关键词：数字钟，VHDL，元件例化，数码管

1、 课程设计目的

掌握利用可编程逻辑器件和EDA设计工具进行电子系统设计的方法

2、 课程设计内容及要求

设计实现一个具有带预置数的数字钟，具有显示年月日时分秒的功能。用6个数码管显示时分秒，set按钮产生第一个脉冲时，显示切换年月日，第2个脉冲到来时可预置年份，第3个脉冲到来时可预置月份，依次第

4、

5、

6、7个脉冲到来时分别可预置日期、时、分、秒，第 8个脉冲到来后预置结束，正常工作，显示的是时分秒。Up为高电平时，upclk有脉冲到达时，预置位加1.否则减1，还可以在此基础上增加其它功能。

3、 VHDL程序设计

3.1整体设计思路

本设计采用top-down 模式设计，分模块进行，各功能都使用元件例化方式设计，主要有LED显示模块、时分秒定时模块、日期模块、年月模块、分频模块、星期模块，此外还创建了一个程序包，用来实现年月日、时分秒的加减调整。主要运用了过程语句、元件例化语句、信号赋值语句、和顺序语句

图3-1-1 整体结构图

图3-1-2 顶层模块引脚图

3.2各模块设计思路

3.2.1 普通计数器(时、分、秒、月、年计数器)设计

时钟模块通过调用程序包的时分秒加减过程语句实现两个六十进制，一个二十四进制，秒的进位信号作为分的计数时钟信号，分的进位信号作为时的时钟信号。时的进位信号通过管脚映射到日期模块的计数时钟信号。

定时功能在时分秒模块中，是由分计数器在到达59时产生一个脉冲，让speaker产生高电位鸣响。

年月模块主要实现月份的十二进制计数器，和100进制的年份计数器。月份的计数信号由日期模块的进位信号传递过来，年份的时钟信号由月份的进位信号产生。

图3-2-1 时分秒引脚图 图3-2-2 年月引脚图 3.2.2 可变进制计数器(天计数器)模块设计

不同月中的天的数量是不同的，例如“大月”就有31“天”， “小月”有30“天”，平年“二月”有28“天”，而闰年“二月”有29“天”。所以天计数器应该具备进制可变的性能。日期模块主要分为三个部分，预置日期加，预置日期减和产生进位信号，使月份增加。平闰年的判断是通过年月模块传输过来年份信号(两个4位的BCD码)，如果高位的信号为“xxx0”且低位的信号为“xx00”(如20，84等)，或高位为“xxx1”且低位为“xx10”(如32等)则判断为闰年。这种方法的包含了一百年中的所有闰年的情况。然后判断大月小月可以判断月份来确定30进制还是31进制。进位信号也是分为大月、小月、平年闰年来确定是否产生。

图3-2-3 日模块引脚图

3.2.3 LED显示模块

主要通过接受setpin的控制信号来选择显示的内容，把不同的信号赋给输出的端口，从而实现时分秒，年月日的切换。 3.2.4 星期模块

通过七进制计数器实现，同时带有预置的功能，不能同年月调整联动，但是能单独调整。

图3-2-4 星期模块引脚图

4、 仿真与分析

4.1 日模块

4.1.1 年份为2000年，月份为2月，有29天，初值设为2000年2月28日，仿真中日为：

28、

29、

1、

2、„

4.1.2 年份为1999年，月份为2月，有28天，初值设为1999年2月28日，仿真中日为：

28、

1、

2、„

4.1.3 年份为2000年，月份为3月，有31天，初值设为2000年3月30日，仿真中日为：30、

31、

1、

2、„

4.1.4 年份为2000年，月份为4月，有30天，初值设为2000年4月30日，仿真中日为：30、

1、

2、„

4.2 年月模块

初值设为1999年12月，lock为1时，显示年月，lock为3时，预置月，lock为2时，预置年

4.3 时分秒定时模块

lock为0时，显示时分秒，lock为5时，预置时，lock为6时，预置分，lock为7时，预置秒。当分到达59时，整点报时器响，speaker高电位，随着手动清零，恢复原位。

4.4 星期模块

初值设为星期1，仿真中显示为：

1、

2、

3、

4、

5、

6、

7、

1、„

4.5 分频模块

4.6 顶层设计模块

5、 课程设计总结

本次课程设计历时两天半，经过自己不断的努力完成了数字钟的设计，程序代码的编写调试及仿真。以前只是看书或者编一些很小的程序用来仿真，觉得没怎么难，但当进行此次课程设计真正处理一个较大程序时，问题便都显现出来。虽然在这个过程中遇到了很多的问题，但是最终都得到了很好的解决。

我此次设计的程序是在课本原有数字钟程序的基础上进行添加更改得来的，最初在运行原有程序时很顺利，但是随着加的东西越来越多，程序中出现的问题也就越来越多。很多同学都觉得在已有程序上再添加东西看似简单，实则很容易混乱，理不清头绪，而且这个原有程序是用进程所写，比较麻烦。虽然这样容易出现问题，不过我觉得这是一个锻炼的好机会。、

在处理分频模块时，最开始按照老师的要求设置了频率，但是当运行时，发现根本出不来，后来与同学讨论后，发现频率过大，后来改为八分频，使得分频

模块能够使用。在一开始加星期模块时，没怎么考虑，可是当加进去后才发现，星期模块不能与其他模块很好的相连，不能很好的做到与“日模块”相合，后来虽有改动，但最终没能改成功。在加定时器功能时，一开始单独为定时器列了一个模块，所写的程序也很复杂，错误百出，最后程序改好后，仿真却出不来。后来经过同学的提点，就把程序改简单了，单纯的来个脉冲就出现高电平，但后来仿真发现高电平一直在高位，没法给脉冲，最后没办法便手动脉冲。与顶层模块连接后，又发现分满59的脉冲没给，因为我的时分秒全都放在了一起，只能将定时模块挪到时分秒模块中，这样反而使得整个工程简单了一些。

在各个模块都能仿真成功后，顶层模块的程序与仿真却出现了很多问题。首先是顶层模块程序有很多警告，例如“second_waver”没有用到之类的，后来在改动的过程中，便把内变量换为了外变量，但是有些原来的警告没有了，但是新的警告又出现了，原本能够连好的U3与U4 模块均不能正常连接，后来与同学自习查找，才终于将错误找出，由于粗心大意误动了一些元件例化时的变量，使得时间拜拜浪费。最后在仿真的时候，仿真结果出不来，经过与同学商量在每个程序中都给年月日等变量均付了初值，才让仿真出来。

此次课程设计虽然只有短短的两天半的时间，但是经过前期的查找资料，后来的实验室实际操作，再到现在的报告总结，我收获了很多。其实完成一个设计，编程只是很小的一部分，最主要的在于查找资料以及调试程序，此次设计我在查找资料方面做的不是很充分，以至于设计的面很小，而且在遇到问题后不能很快的找出，以后一定要做好准备工作。此次课程设计中遇到的问题看似不大，但都是很好的问题，对我以后的设计有很大的帮助，一定会牢牢记住。

最后，此次课程设计的完成很大程度上取决于老师和同学对我的指导与帮助，这更能说明，一个较大设计的完成及实现，不是仅限于自身，我们要学会与别人交流沟通，才能做到更好。

6、 参考文献

[1]李景华,杜玉远.可编程逻辑器件与EDA技术.沈阳:东北大学出版社,2000 [2] 姜如东，VHDL语言程序设计及应用，北京邮电大学出版社

[3] 康华光.电子技术基础(数字部分)[M].北 京：高等教育出版社，2001.

[4] [5]

第四篇：EDA数字钟毕业设计

[ 标签：数字钟, eda ]

1、设计一个能显示1/10秒、秒、分、时的12小时数字钟。

2、时钟源使用频率为0.1Hz的连续脉冲。

3、设置两个按钮，一个供“开始”及“停止”用，一个供系统“复位”用。

4、时钟显示使用数码管显示。

基于VHDL的多功能数字钟的设计 EDA课程设计 资料类别课程(专业)EDA 适用年级大学文件格式word+DLS 文件大小1725K 上传时间2008-10-10 20:57:00 预览文件无(只能预览文件中的部分内容) 下载次数0内容简介：EDA课程设计 基于VHDL的多功能数字钟的设计，共11页，6086字，附源程序。摘要：介绍了利用VHDL硬件描述语言设计的多功能数字钟的思路和技巧。在MAX+PLUSII开发环境中编译和仿真了所设计的程序，并在可编程逻辑器件上下栽验证。仿真和验证结果表明，该设计方法切实可行。

3

EDA-时钟设计-基于Altera数字钟的实

现:EDA课程设计 基于VHDL的多功能数字钟的设计:EDA数字钟设计报告:资料包括： 论文( 12页2036字)图纸说明：中文摘要：数字钟学习的目的是掌握各类计数器及它们相连的设计方法;掌握多个数码管显示的原理与方法;掌握FPGA技术的层次化设计方法;掌握用VHDL语言的设计思想以及整个数字系统的设计。此数字钟设计具有时，分，秒计数显示功能，以24小时为计数循环;能实现清零，调节小时，分钟以及整点报时的功能。

第五篇：数字频率计的课程设计课案

引 言

近年来，在电子技术中,频率是最基本的参数之一,并且与许多电参量的测量方案、测量结果都有十分密切的关系,因此频率的测量就显得更为重要.在电子系统非常广泛应用领域内，到处可见到处理离散信息的数字电路。供消费用的微波炉和电视、先进的工业控制系统、空间通讯系统、交通控制雷达系统、医院急救系统等在设计过程中无一不用到数字技术。数字电路制造工业的进步，使得系统设计人员能在更小的空间内实现更多的功能，从而提高系统可靠性和速度。数字集成电路具有结构简单(如其中的晶体管是工作于饱和与截止2种状态，一般不设偏置电流)和同类型电路单元多(如一个计数系统需要很多同类型的触发器和门电路)的特点，因而容易是高集成度和归一化。由于数字集成电路与电子计算机的发展紧密相关，因而发展很快，目前已是集成电路中产量最高、集成度最大的一种器件。集成电路的类型很多，从大的方面可分为模拟和数字集成电路两大类。虽然它们都可模拟具体的物理过程，但其工作方式有着很大的不同。甚至可能完全不同。电路中的工作信号通常是用电脉冲表示的数字信号。这种工作方式的信号，可以表达2种截然不同的现象。如以有脉冲表示“1”，无脉冲便表示“0”;以“1”表示“真”，则“0”便表示“假”，等等。反之亦然。这就是“数字信号”的含义。所以，“数字量”不是连续变化的量，其大小往往并不改变，但在时间分布上却有着严格的要求，这是数字电路的一个特点。数字式频率计基于时间或频率的A/D转换原理，并依赖于数字电路技术发展起来的一种新型的数字测量仪器。由于数字电路的飞速发展，所以，数字频率计的发展也很快。通常能对频率和时间两种以上的功能数字化测量仪器，称为数字式频率计(通用计数器或数字式技术器)。在电子测量技术中，频率是一个最基本的参量，对适应晶体振荡器、各种信号发生器、倍频和分频电路的输出信号的频率测量，广播、电视、电讯、微电子技术等现代科学领域。因此，数字频率计是一种应用很广泛的仪器。

1概述

1.1 数字频率计概述 数字频率计是计算机、通讯设备、音频视频等科研生产领域不可缺少的测量仪器。它是一种用十进制数字显示被测信号频率的数字测量仪器。它的基本功能是测量正弦信号，方波信号及其他各种单位时间内变化的物理量。在进行模拟、数字电路的设计、安装、调试过程中，由于其使用十进制数显示，测量迅速，精确度高，显示直观，经常要用到频率计。 1.2 数字频率计的基本原理

频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数，此时我们称闸门时间为1秒。闸门时间也可以大于或小于一秒。闸门时间越长，得到的频率值就越准确，但闸门时间越长则没测一次频率的间隔就越长。闸门时间越短，测的频率值刷新就越快，但测得的频率精度就受影响。数字频率计是用数字显示被测信号频率的仪器，被测信号可以是正弦波，方波或其它周期性变化的信号。如配以适当的传感器，可以对多种物理量进行测试，比如机械振动的频率，转速，声音的频率以及产品的计件等等。因此，数字频率计是一种应用很广泛的仪器 电子系统非常广泛的应用领域内，到处可见到处理离散信息的数字电路。数字电路制造工业的进步，使得系统设计人员能在更小的空间内实现更多的功能，从而提高系统可靠性和速度。

2 数字频率计的原理电路的设计

2.1 基本设计原理与方案

2.1.1 数字频率计的基本设计原理

基本设计原理是直接用十进制数字显示被测信号频率的一种测量装置。它以测量周期的方法对正弦波、方波、三角波的频率进行自动的测量。 所谓“频率”，就是周期性信号在单位时间(1s)内变化的次数。若在一定时间间隔T内测得这个周期性信号的重复变化次数N，则其频率可表示为f=N/T。其中脉冲形成电路的作用是将被测信号变成脉冲信号，其重复频率等于被测频率fx。时间基准信号发生器提供标准的时间脉冲信号，若其周期为1s，则门控电路的输出信号持续时间亦准确地等于1s。闸门电路由标准秒信号进行控制，当秒信号来到时，闸门开通，被测脉冲信号通过闸门送到计数译码显示电路。秒信号结束时闸门关闭，计数器停止计数。由于计数器计得的脉冲数N是在1秒时间内的累计数，所以被测频率fx=NHz。 2.1.2 数字频率计的整体电路设计方案

数字频率计主要由4个基本单元组成：可控制的计数锁存、译码显示系统、石英晶体振荡器及多级分频系统、带衰减器的放大整形系统和闸门电路。该原理电路我们将设计4个基本单元电路，而后利用四个基本单元电路绘制整机框图，画出总电路图，并且对电路图进行原理分析，利用Multisim、Protel软件进行绘制原理图和仿真模拟实验现象，记录调试分析的结果。

2.2 单元电路的设计和元器件的选择

数字频率计的原理框图如图11-1-1所示。他主要由5个模块组成，分别是：脉冲发生器电路、测频控制信号发生器电路、计数模块电路、锁存器、译码驱动电路。当系统正常工作时，脉冲发生器提供的1 Hz的输入信号，经过测频控制信号发生器进行信号的变换，产生计数信号，被测信号通过信号整形电路产生同频率的矩形波，送入计数模块，计数模块对输入的矩形波进行计数，将计数结果送入锁存器中，保证系统可以稳定显示数据，显示译码驱动电路将二进制表示的计数结果转换成相应的能够在七段数码显示管上可以显示的十进制结果。在数码显示管上可以看到计数结果。

2.2.1 放大整形电路

放大整形电路由晶体管9014和74LS00等组成。其中9014组成放大器将输 频率为fx的周期信号如正弦波 三角波等进行放大。与非门74LS00构成施密特触发器，它对放大器的输出信号进行整形，使之成为矩形脉冲。 由于输入的信号幅度是不确定、可能很大也有可能很小，这样对于输入信号的测量就不方便了，过大可能会把器件烧毁，过小可能器件检测不到，所以在设计中采用了这个信号调理电路对输入的波形进行阻抗变换、放大限幅和整形，信号调理部分电路具体实现电路原理图和参数如图1所示：

图1—放大整形电路图

2.2.2 石英晶体振荡器 (1) 石英晶体振荡器原理

若在晶片的两个极板间加一电场，会使晶体产生机械变形;反之若在极板间施加机械力，又会在相应的方向上产生电场，这种现象称为压电效应。如在极板间所加的是交变电压，就会产生机械变形振动，同时机械变形振动又会产生交变电场。一般来说，这种机械振动的振幅是比较小的，其振动频率则是很稳定的。但当外加交变电压的频率与晶片的固有频率(决定于晶片的尺寸)相等时，机械振动的幅度将急剧增加，这种现象称为压电谐振，因此石英晶体又称为石英晶体谐振器。

(2) 石英晶体振荡器的电路图

石英晶体具有优越的选频性能。将石英晶体引入普通多谐振荡器就能构成具有较高频率稳定性的石英晶体多谐振荡器。我们知道，普通多谐振荡器是一种矩形波发生器，上电后输出频率为

的矩形波。根据傅里叶分析理论，频率为

(

的矩)，形波可以分解成无穷多个正弦波分量，正弦波分量的频率为如果石英晶体的串联谐振频率为

，那么只有频率为

的正弦波分量可以通过石英晶体(第个正弦波分量，过石英晶体。频率为

)，形成正反馈，而其它正弦波分量无法通

矩形波。因为石

的正弦波分量被反相器转换成频率为英晶体多谐振荡器的振荡频率仅仅取决于石英晶体本身的参数，所以对石英晶体

以外的电路元件要求不高。

用反相器与石英晶体构成的振荡电路如图2所示。利用二个非门U1A、U2A自我回馈，使它们工作在线性状态，然后利用石英晶体JU来控制振荡频率，同时利用电容C1来作为二个非门之间的耦合，二个非门输入和输出之间并接的电阻R1和R2作为负反馈组件用，由于回馈电阻很小，可以近似认为非门的输入和输出的压降相等。电容C2是为了防止寄生振荡。例如：电路中的石英晶振频率是4MHZ，则电路的输出频率为4MHZ。

图2---石英晶体振荡电路

2.2.3 分频器

由于石英晶体振荡器产生的频率很高，要得到秒脉冲，就需要分频电路。例如，振荡器输出4MHZ的信号，通过D触发器(74LS74)(图3)进行4分频变成1MHZ，然后送到10分频计数器(74LS90，该计数器可以用8421码制，也可以用5421码制)，经过六次10分频而获得1HZ的方波信号作为秒脉冲信号。

图3---74LS74四分频电路

图4---分频器输出波形

2.2.4 闸门电路与逻辑控制电路 (1) 闸门电路

闸门电路的作用是控制计数器的输入脉冲。是由与门组成，该电路有二个输入端和一个输出端，输入端的一端接门控信号，另一端接整形后的被测方波信号。当标准时间信号(1s正脉冲)来到时，闸门开通，即门控信号为高电平“1”时，此时被测信号的脉冲通过闸门进入计数器计数;而门控信号为低电平“0”时，闸门关闭 ，计数器无时钟脉冲输入。可见，门控信号的宽度一定时，闸门的输出值正比于被测信号的频率，通过计数显示系统把闸门的输出结果显示出来，就可以得到被测信号的频率。 (2)逻辑控制电路

在时基信号结束时产生的负跳变用来产生锁存信号，锁存信号的负跳变又用来产生清零信E，脉冲信号和清零信号可由双单稳态触发器74LS123产生，它们的脉冲宽度由电路的时间常数决定。根据tw=0.7Rext×Cext可以计算出各个参数。这样当脉冲从74221 的1脚输入可以产生锁存信号和清零信号，其要求刚好满足D和E的要求。当手动开关S按下时，计数器清零。

由二块74221芯片组成的逻辑控制电路

2.2.5 脉冲形成电路 (1) 电路原理及电路图

脉冲形成电路的作用是将输入的周期性信号，如正弦波、三角波或者其他呈周期性变化的波形变换成脉冲波，其周期不变。将其他波形变换成脉冲波的电路有很多种，如施密特触发器、单稳态触发器、比较器等，采用集成555构成的单稳态触发器，电路如图5所示。

图5---集成555芯片构成的单稳态触发电路及仿真结果 (2)仿真结果分析及结论

仿真结果分析及其结论：555定时器构成的单稳态触发器是负脉冲触发的单稳态触发器，稳态时输出为低电平，暂稳态时输出为高电平，且其在暂稳态维持时间仅与电路本身的参数R、C有关，与外界触发脉冲的幅值和宽度有关。 2.2.6 时基电路

此电路由555定时器组成一个多谐振荡器，要求产生一个标准信号(高电平持续时间为1s)，振荡器的频率f=1/(t1+t2)=0.8Hz，其中t1=1S，t2=0.25S由公式t1=0.7(R1+R2C)和t2=0.7R2C因此，我们可以计算出各个参数通过计算确定了R1取47K欧姆，R2取39K欧姆，电容取10μF。再加入一个100K的可变电阻，来改变电路占空比。这样我们得到了比较稳定的脉冲。如图6所示。

图6---时基电路

2.2.7 锁存器

锁存器的作用是将计数器在1s结束时所计得的数进行锁存，使显示器上能稳地显示此时计数器的值。1s计数时间结束时，逻辑控制电路发出锁存信号IV，将些时计数器的值送译码显示器。

选用两个8位锁存器74LS273可以完成上述功能。当锁存信号CP的正跳变来到时，锁存的输出等于输入，从而将计数器的输出值送到锁存器的输出端。高电平结束后，无论D为何值，输出端的状态仍保持原来的状态不变。所以在计数期间内，计数器的输出不会送到译码显示器.电路连接图如图7所示。

图7---锁存器连接电路图

2.2.8 计数器

计数器是按十进制计数的。需要注意的是，如果在系统中不接锁存器，则显示器上的显示数字就会随计数器的状态不停变化，只有在计数器停止计数时，显示器上显示的数字才能稳定，所以，计数器后面必须接入锁存器。

计数器的作用是对输入脉冲计数。根据设计要求，最高测量频率为 9999Hz ，应采用 4 位十进制计数器。可以选用现成的用74LS90芯片集成的 10 进制计数器(如图8所示)。

图8---74LS90芯片集成的十进制计数器

2.2.9 译码器与显示器 (1) 译码器

本设计采用的是由74LS48芯片集成的译码器(图9)。

图9---74LS48芯片集成的译码器电路图

(2) 显示系统

发光二极管(LED)由特殊的半导体材料砷化镓、磷砷化镓等制成，可以单独使用，也可以组装成分段式或点阵式LED显示器件(半导体显示器)。 分段式显示器(LED数码管)由7条线段围成8字型，每一段包含一个发光二极管。外加正向电压时二极管导通，发出清晰的光，有红、黄、绿等色。只要按规律控制各发光段的亮、灭，就可以显示各种字形或符号。 LED数码管有共阳、共阴之分。图10(a)是共阴式LED数码管的原理图，图10(b)是其表示符号。使用时，公共阴极接地，7个阳极a~g由74LS48集成的七段译码器来驱动(控制)，如图10(c)所示。

图10---数字显示译码器

2.3 数字频率计的完整电路图及基本原理 (1) 数字频率计完整电路图

数字频率计由4个基本单元组成;可控制的计数锁存、译码显示系统，石英晶体振荡器及多级分频系统，带衰减器的放大整形系统和闸门电路。经过前面章节的分析设计，得出数字频率计的完整电路图(图11)如下。

图11---数字频率计完整电路图

(2) 数字频率计测周期的基本原理

当被测信号的频率较低时，采用直接测频方法由量化误差引起的测频误差太大，为了提高测低频时的准确度，应先测周期Tx，然后计算fx=1/Tx。

被测信号经放大整形电路变成方波，加到门控电路产生闸门信号，如Tx=10ms，在此期间，周期为Ts的标准脉冲通过闸门进入计数器。若Ts=1us，则计数器计得的脉冲数N=Tx/Ts=10000个。若以毫秒(ms)为单位，则显示器上的读书为10.000。

以上分析可见，频率计测周期的基本原理正好与测频相反，即被测信号用来控制闸门电路的开通与关闭，标准时基信号作为计数脉冲。

3 仿真结果分析

3.1