vhdl实验报告

vhdl实验报告（精选3篇）

篇1：vhdl实验报告

东北大学信息学院

课程设计报告

课程设计题目：用VHDL语言实现数字钟的设计

班 级：电子1001班 学 号：20102594 姓 名：刘云飞

指导老师：李世平、李宁

设计时间：2012年12月

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摘要

随着EDA技术的发展，EDA在通信、电子等领域占有十分重要的地位。本设计介绍了基于VHDL语言的数字钟的设计。数字钟的功能是对年、月、日、时、分、秒、星期，以及闹钟时、分的预置；在正常计数时的时、分与闹钟设定的时、分相同时，实现报时，同时以stop和pass键对闹钟进行停止及延迟响铃的控制;在整点的时候led灯闪烁一下。其中，用set脉冲的不同实现对预置，正常计时，闹钟的控制。Set为1~12分别控制显示年月日、预置年月日、时分秒、星期、显示时分秒、预置闹钟时分、显示闹钟预置的时分。预置时用up的高、低电平实现对各预置量的加、减控制。将1KHZ的时钟进行分频为1HZ，实现每次脉冲为1秒。经仿真和验证显示，此数字钟切实可行，可以实现显示时间和闹钟的功能。

关键词：VHDL语言，数字钟，预置

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目录

摘 要............................................................2

1、设计目的.........................................................4

2、设计内容和要求...................................................4

3、设计原理.........................................................4

3.1 数字钟功能介绍..........................................................................................................4 3.2 数字钟设计原理..........................................................................................................5

4、VHDL程序设计.....................................................6

4.1 整体设计思路................................................................................................................6 4.2 各模块设计方法............................................................................................................7 4.2.1 顶层模块...............................................................................................................7 4.2.2 其他模块...............................................................................................................8 4.2.3 程序包模块.........................................................................................................13

5、仿真与分析......................................................13

5.1 仿真结果....................................................................................................................13 5.2 仿真分析....................................................................................................................16

6、课程设计总结....................................................16

7、参考文献........................................................17

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1、设计目的

掌握利用可编程逻辑器件和EDA设计工具进行电子系统设计的方法。

2、设计内容和要求

用VHDL语言实现数字钟的设计，要求设计实现一个具有带预置数的数字钟，具有显示年月日时分秒的功能。用6个数码管显示时分秒，set按钮产生第一个脉冲时，显示切换年月日，第2个脉冲到来时可预置年份，第3个脉冲到来时可预置月份，依次第4、5、6、7个脉冲到来时分别可预置日期、时、分、秒，第 8个脉冲到来后预置结束，正常工作，显示的是时分秒。Up为高电平时，upclk有脉冲到达时，预置位加1。否则减1。

3、设计原理 3.1 数字钟功能介绍

数字钟具有计时、预置、报时的功能。以不同的set脉冲控制各个功能。

（1）在计时功能中，数字钟实现对年月日时分秒即星期的计时，并可以通过LED数码管分别显示年月日、或时分秒、或星期、或闹钟的时分。

（2）在预置功能中，可以通过UP键对各需要预置的量进行控制。UP=1时，进行“加”控制，UP=0时，进行“减”控制。

（3）在报时功能中，分为整点报时和设置时间报时。其中整点报时以ce作为使能输入端，在整点时灯进行一秒闪烁；设置时间报时以enable作为使能输入端，enable=1时设置时间报时功能启动，在闹钟预置时间与时钟当前时间相同时报时，若此时按下stop，闹钟立即停止并不再响铃，若按下pass，则闹钟立即停止，但三分钟后再响，如此循环5次后不再响铃，若什么都不按，闹钟响铃持续1分钟。

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3.2 数字钟设计原理

本设计功能有8个子模块：分频模块、时分秒模块、日模块、年月模块、闹钟预置模块、星期模块、响铃模块。通过元件例化由顶层文件timekeeper综合。

整体设计框图及外观图如（图 3-1）及（图3-2）

图3-1 数字钟设计整体框图

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图3-2 数字钟外观图

4、VHDL程序设计

4.1 整体设计思路

采用自上而下的方法进行整体设计。整个设计共分为8个模块，通过顶

层文件timekeeper元件例化将8个模块各个端口对应相连。在设计各个模块时所用到的其它运算方法等放于work库中，通过程序包及程序包体的方式对所使用函数进行定义。

主要使用的语句有：元件例化语句，过程语句，信号赋值语句，if语句，case语句（在状态机中）。

图（4-1）表示了个模块的连接及连接是所用到的触发器等。

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图4-1

整体结构图

4.2 各模块设计方法

4.2.1 顶层模块

顶层模块timekeeper是.对对所有模块的综合。

它包含的功能是：通过元件例化连接各模块；实现对闹钟控制位sp2的控制；实现闹钟的整点报时闪烁。

输入端：up

全局加减选择，控制预置时的加减

setpin 设定选择

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upclk 加减触发

f1000 时钟输入

输出端：a0~d1 八位数码管控制引脚的输出

z

整点报时输出 4.2.2 其他模块

1、时分秒模块

时分秒模块h_m_s是对时、分、秒正常计时（set=0 or 1 or 12）和预置时分秒（set=5 or 6 or 7）的实现。

分和秒由两个六十进制实现，时由24进制实现。当时间达到23时59分59秒时，时分秒全部归零，进位位ov由零变为1，通过管脚连接到date模块的时钟计数信号clk0，开启date模块。

2、日的模块

日的模块date实现日子进行正常计时（set=0 or 1 or 12）和预置（set=4）。

由于每月的天数与月份、年份有关，故需判断年月。(1)(2)(3)当1、3、5、7、8、10、12月时，每月31天，使用31进制。当4、6、9、11月时，每月30天，使用30进制。当2月时，分闰年和平年。闰年29天，平年28天。

闰年和平年的判断方法是：由于通过年月模块传输的年份为两位BCD码。若高位信号为“xxx0”且低位信号为“xx00”或高位信号为“xxx1”且低位信号为“xx10”，则可判定为闰年，否则为平年。

以上各月，当日期至月底时返回1，进位位ov变为1通过管脚连接年月模块的时钟计数信号clk0，开启年月模块。

3、年月模块

年月模块year_mon实现年月正常计时（set=0 or 1 or 12）和年、月的预置（set=2 or 3）。

月为12进制，当达到12时变回为1，同时使年份进1。由两位BCD码表示年份，故可以表示100年之年的所有年，为100进制。

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图4-2 year_mon和date模块的电路连接图

4、星期模块

星期模块week的功能是实现对星期的计时（set=0 or 1 or 12）和预置（set=8）。为七进制。

图4-3 week模块的RTL

5、闹钟模块

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闹钟模块alarm是对闹钟时和分的预置（set=10 or 11）。时为24进制，分为60进制。

图4-3 alarm模块的RTL

另外，在顶层模块timekeeper，当闹钟预置时间与计时时间相同时（仅时、分），闹钟响铃，当不对其进行任何操作时，响铃维持1分钟。响铃方式见4.2.7响铃模块。

6、响铃模块

响铃模块alarm是对闹钟响铃的控制。其中主要包含：

Enable：当enable=1时，闹钟可以工作。

Sp2 ：当顶层模块闹钟时间与计时相等时，sp2=1，响铃开启。Stop ：闹钟停止并不再响铃。

Pass ：闹钟停止但三分钟后再响，循环5次。Sp ：响铃输出。Sp=1时响铃，sp=0时不响。本模块主要使用的方法是状态机。相应状态转换图如下：

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图 4-4 响铃模块状态转换图

在状态t_pass时，使用计数的方法实现对3分钟，5次循环的计数。

图 4-5 计数的流程图

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图4-6 speak模块的RTL

7、分频模块

分频模块fenpin使输入为1KHZ时钟信号时，接入电路经分频后仍能按1HZ即1s计数。

图4-7 fenpin模块的RTL

8、显示模块

显示模块led即七段数码管的显示电路。

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图4-8 led模块的RTL 4.2.3 程序包模块

程序模块是对各模块所用到的函数的定义，通过程序包package定义时、日、月、年等的增减函数（procedure），并用程序包体package body具体说明函数的内容。通过use.work.pac.all语句调用程序包，使程序书写更加方便简洁。

5、仿真与分析

5.1 仿真结果

1、h_m_s模块

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表示当up=1时，时钟时（set=5）、分（set=6）、秒（set=7）从0开始加。

图 5-1

2、date模块

以下为对应月份截图。另外，当日期由最末变为1时，ov进1以控制year_mon模块。

（1）大月：每月31天。

图5-2-1（2）小月：每月30天。

图5-2-2（3）平年2月：每月28天。

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图5-2-3（3）闰年2月：每月29天。

图5-2-4

3、year_mon模块

图5-3

4、week模块

前半部分up=1，为加，1~7，后半部分up=0，为减，6~1

图5-4

5、alarm模块

下图反映对闹钟时（set=10）、分（set=11）的预置，up=1为加。

图 5-5

6、speak模块

（1）按下pass

由下图可见，当时间相同sp为高电平；按下pass后sp变为低电平，三分钟

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后sp又为高电平。

图5-6-1（2）按下stop

由下图可见，当时间相同时sp为高电平，按下stop后sp变为低电平。

图 5-6-2

5.2 仿真分析

各模块仿真均可实现，且波形显示可以实现预想的功能。

6、课程设计总结

通过这次的课程设计，我又一次系统的复习了VHDL语言，通过实践对VHDL语言和EDA技术有了更具现实性应用性的了解，并熟练了相关软件的使用方法。

此次课程设计的内容是数字钟，我学会了如何利用元件例化将各个模块结合起来，而不是一味的想起一个功能设计一个功能，而是有一个总体的自上而下的设计，建立基本的设计框图（如图 3-1），再进行具体的设计。

在程序调试的过程中，出现了很多的问题。我发现往往是一行出现了错误导致了接下来一系列错误的出现。

还有在仿真中出现错误的红线，并出现了‘U’字符，全都是未设置初值所致。而在设置初值时仍然出现了问题。最开始我想定义一个clr信号，当clr为高电平时各功能清零，但是在实际仿真时，由于常常要看在月末或类似23时59分59秒这样的时刻是否有进位信号进为高电平，从零开始显然让仿真变的十

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分麻烦，如果可以直接赋初值到接近进位的时刻就会让仿真变得简便。即使用信号赋初值的方法对信号进行赋初值，既解决错误又利于仿真。

在最后对顶层仿真时出现了很多的问题，最后发现都是未对应的问题。当然，我的设计还有很多不足的地方。比如有一处的竞争冒险产生的毛刺没有解决。最开始是将speak模块控制信号sp2的相关程序写在了alarm模块，仿真时发现在一处出现了毛刺，在对闹钟进行预置时分时的第一个时间都未足一个时钟周期（如图 5-5）。后来我想是否因为alarm模块有两个process进程，就将sp2的相关程序挪到了顶层模块，但是最后还是没有实现。咨询了一下同学们，他们都说这没有问题，不需要解决，所以就没有解决这个问题。

此次课程设计我学到了很多，但是我觉得应该放在刚刚考完EDA之后，那时候对只是记得比较清楚，不像在这次设计时很多知识都想不起来了。其他的对我帮助都很大。

7、参考文献 李景华，杜玉远等著.可编程逻辑器件与EDA技术.沈阳：东北大学出版社，2000 2 齐怀印等.高级逻辑器件与设计.北京：电子工业出版社，1996 3 可编程逻辑器件与数字系统设计[M].北京航天航空大学出版社,1999 4 刘真,毕才术.数字逻辑与计算机设计[M ]北京:高等教育出版社,2002 5 王小军.VHDL简明教程[M].北京:清华大学出版社,1997

篇2：vhdl实验报告

--Engineer:

--

--Create Date:18:35:51 04/08/2013

--Design Name:

--Module Name:testssFile Created

--Additional Comments:

--

--------------------library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.STD_LOGIC_ARITH.ALL;

use IEEE.STD_LOGIC_UNSIGNED.ALL;

----Uncomment the following library declaration if instantiating----any Xilinx primitives in this code.--library UNISIM;

--use UNISIM.VComponents.all;

entity testss is

Port（end testss;a,b,ci : inSTD_LOGIC;s,c : outSTD_LOGIC);

architecture Behavioral of testss is

signal x,y:std_logic;

begin

x <= a xor b;

y <= x and ci;

s <= x xor ci;

c <= y or(a and b);

篇3：VHDL 编程的一些心得体会

VHDL 是由美国国防部为描述电子电路所开发的一种语言，其全称为(Very High Speed Integrated Circuit)Hardware Description Language。与另外一门硬件描述语言 Verilog HDL 相比，VHDL 更善于描述高层的一些设计，包括系统级（算法、数据通路、控制）和行为级（寄存器传输级），而且 VHDL 具有设计重用、大型设计能力、可读性强、易于编译等优点逐渐受到硬件设计者的青睐。但是，VHDL 是一门语法相当严格的语言，易学性差，特别是对于刚开始接触 VHDL 的设计者而言，经常会因某些小细节处理不当导致综合无法通过。为此本文就其中一些比较典型的问题展开探讨，希望对初学者有所帮助，提高学习进度。

一．关于端口

VHDL 共定义了 5 种类型的端口，分别是 In, Out,Inout, Buffer及 Linkage，实际设计时只会用到前四种。In 和 Out 端口的使用相对简单。这里，我们主要讲述关于 buffer和inout 使用时的注意事项。

与 Out 端口比，Buffer 端口具有回读功能，也即内部反馈，但在设计时最好不要使用 buffer，因为 buffer类型的端口不能连接到其他类型的端口上，无法把包含该类型端口的设计作为子模块元件例化，不利于大型设计和程序的可读性。若设计时需要实现某个输出的回读功能，可以通过增加中间信号作为缓冲，由该信号完成回读功能。

双向端口 Inout 是四种端口类型中最为特殊的一种，最难以学习和掌握，为此专门提供一个简单程序进行阐述,部分程序如下：

...„

①DataB<=Din when CE=’1’ and Rd=’0’ else

②(others=>’Z’);

③ Dout<=DataB when CE=’1’ and Rd=’1’ else

④(others=>’1’);

„ „

程序中 DataB 为双向端口，编程时应注意的是，当 DataB 作为输出且空闲时，必须将其设为高阻态挂起，即有类似第②行的语句，否则实现后会造成端口死锁。而当 DataB 作为有效输入时，DataB 输出必须处于高阻态，对于该例子中即，当 CE=’1’ and Rd=’1’时，二．信号和变量

常数、信号和变量是 VHDL 中最主要的对象，分别代表一定的物理意义。常数对应于数字电路中的电源或地；信号对应某条硬件连线；变量通常指临时数据的局部存储。信号和变量功能相近，用法上却有很大不同。

表 1信号与变量主要区别

信

号变量

赋值延迟至少有△延时无，立即变化

相关信息有，可以形成波形无，只有当前值进程敏

感是否全局性具有全局性，可存在于多个进程中只能在某个进程或子程序中有效相互赋值关系信号不能给变量赋值变量可以给信号赋值

对于变量赋值操作无延迟，初学者认为这个特性对 VHDL 设计非常有利，但这只是理论上的。基于以下几点原因，我们建议，编程时还是应以信号为主，尽量减少变量的使用。

（1）变量赋值无延时是针对进程运行而言的，只是一个理想值，对于变量的操作往往被综合成为组合逻辑的形式，而硬件上的组合逻辑必然存在输入到输出延时。当进程内关于变量的操作越多，其组合逻辑就会变得越大越复杂。假设在一个进程内，有关于变量的 3 个级连操作，其输出延时分别为 5ns,6ns,7ns,则其最快的时钟只能达到 18ns。相反，采用信号编程，在时钟控制下，往往综合成触发器的形式，特别是对于 FPGA 芯片而言，具有丰富的触发器结构，易形成流水作业，其时钟频率只受控于延时最大的那一级，而不会与变量一样层层累积。假设某个设计为 3 级流水作业，其每一级延时分别为 10ns,11ns,12ns,则其最快时钟可达 12ns。因此，采用信号反而更能提高设计的速度。

（2）由于变量不具备信息的相关性，只有当前值，因此也无法在仿真时观察其波形和状态改变情况，无法对设计的运行情况有效验证，而测试验证工作量往往会占到整个设计 70％～80％的工作量，采用信号则不会存在这类问题。

（3）变量有效范围只能局限在单个进程或子程序中，要想将其值带出与其余进程、子模块之间相互作用，必须借助信号，这在一定程度上会造成代码不够简洁，可读性下降等缺点。

当然，变量也具有其特殊的优点，特别是用来描述一些复杂的算法，如图像处理，多维数组变换等。

三．位（矢量）与逻辑（矢量）

bit 或其矢量形式 bit_vector只有’0’和’1’两种状态，数字电路中也只有’0’和’1’两种逻辑，因此会给初学者一个误区，认为采用位（矢量）则足够设计之用，而不必像std_logic那样出现’X’,’U’,’W’各种状态，增加编程难度。但实际情况却并非如此，以一个最简单 D型触发器设计为例

„ „

① process(clk)

② begin

③ if clk’event and clk=’1’ then

④ Q<=D;

⑤ end if;

⑥ end process;

„ „

实际中 clk 对数据端 D的输入有一定的时间限制，即在 clk 上升沿附近（建立时间和保持时间之内），D必须保持稳定，否则 Q输出会出现亚稳态，如下图所示。

当 clk 和 D时序关系不满足时，由于 bit 只有’0’或’1’，系统只能随机的从’0’和’1’中给 Q 输出，这样的结果显然是不可信的；而采用 std_logic 类型，则时序仿真时会输出为一个’X’，提醒用户建立保持时间存在问题，应重新安排 D和 clk 之间时序关系。

此外，对于双向总线设计（前面已提及）、FPGA/CPLD上电配置等问题，如果没有’Z’,’X’等状态，根本无法进行设计和有效验证。

四．关于进程

进程（Process）是 VHDL 中最为重要的部分，大部分设计都会用到 Process 结构，因此掌握Process 的使用显得尤为重要。以下是初学和使用 Process 经常会出错的例子。

1.多余时钟的引入

在设计时往往会遇到这种情况，需要对外部某个输入信号进行判断，当其出现上跳或下跳沿时，执行相应的操作，而该信号不像正常时钟那样具有固定占空比和周期，而是很随机，需要程序设计判断其上跳沿出现与否。这时，很容易写出如下程序：

①process(Ctl_a)--Ctl_a即为该输入信号

② begin

③ if Ctl_a’event and Ctl_a=’1’ then

④„„;--执行相应操作

⑤ end if;

⑥ end process;

由于出现第③行这类语句，综合工具自动默认 Ctl_a 为时钟，某些 FPGA 更会强行将该输入约束到时钟引脚上。而设计者的初衷只是想将其作为下位机的状态输入以进行判断。上面的程序容易造成多时钟现象，增加设计的难度。解决的办法可以如下，将 Ctl_a 增加一级状态

Ctl_areg 寄存，通过对 Ctl_a 和Ctl_areg 状态判断上跳与否，改正程序如下：① process(clk)

② begin

③ if clk’event and clk=’1’ then

④ Ctl_areg<=Ctl_a;--产生相邻状态

⑤ if Ctl_areg=’0’ and Ctl_a=’1’ then--上跳判断

⑥„„;--执行相应操作

⑦ end if;

⑧ end if;

⑨ end process;

程序中第④行用以产生两个相邻状态，第⑤行对前后状态进行判断是否有上跳现

象发生。其中，需注意的是 clk 的时钟频率应明显快于 Ctl_a信号的变化频率，以保证正确采样。

2.输出多驱动

误用 Process经常会引起输出多驱动源的发生，即在两个以上的进程内对同一信号赋值操作。

以下程序就出现了这类情况：

⑴ Proc_a: process(clk)

⑵ begin

⑶ if clk’event and clk=’1’ then

⑷ Dout<=Din_A;

⑸ end if

⑹ end process;;

⑺

⑻ Proc_b:process(sel_en)

⑼ begin

⑽ if sel_en=’1’ then

⑾ Dout<=Din_B;

⑿ end if;

⒀ end process;

进程 Proc_a 和 Proc_b 中都出现了对 Dout 的赋值语句，设计者原本的想法是，只要合理控制好 clk 和 sel_en 输入，使其不发生冲突，即 clk上升沿时 sel_en 不为’1’；sel_en 为’1’时，不出现 clk 的上升沿，这样 Proc_a，Proc_b 两个进程就不会发生冲突。但综合时，综合工具会将所有可能情况全部罗列进去，包括第⑶行和第⑽行同时成立的情况，此时对于 Dout就有 Din_A和 Din_B 两个输入驱动，Dout 不知接收哪一个，因此该程序无法综合，改正的方法是只要将两个进程合并成一个即可。

由于进程在 VHDL 中的重要性，对此专门做了一个总结如下：

（1）一个进程中不允许出现两个时钟沿触发，（Xilinx 公司 CoolRunner 系列 CPLD 支持单个时双钟的双触发沿除外）

（2）对同一信号赋值的语句应出现在单个进程内，不要在时钟沿之后加上 else 语句，如 if clk’event and clk=’1’ then-else„的结构，现有综合工具支持不了这种特殊的触发器结构

（3）当出现多层 IF语句嵌套时，最好采用 CASE 语句替代，一是减少多层嵌套带来的延时，二来可以增强程序的可读性

（4）顺序语句如 IF语句、CASE 语句、LOOP 语句、变量赋值语句等必须出现在进程、函数或子程序内部，而不能单独出现在进程之外

（5）进程内部是顺序执行的，进程之间是并行运行的；VHDL 中的所有并行语句都可以理解为特殊的进程，只是不以 Process结构出现，其输入信号和判断信号就是隐含的敏感表

五．关于 VHDL 学习中的几点说明

与软件语言相比，VHDL 最重要的特点就在于它的并行运行特性，当设计好的电路上电后，器件内部所有信号将同时并发工作，而不会以软件方式按照

程序顺序执行，即使在进程内部也是趋向并行工作的。例如以下程序：① process(clk)

② begin

③ if clk’event and clk=’1’ then

④ <=;

⑤ <=;

⑥ end if;;

⑦ end process;

综合的结果两个独立的 D 型触发器，虽然进程内部应按顺序执行，但是硬件实现后，只要采样到时钟上升沿，和 状态会同时翻转，而不会先执行的变化，然后才会去执行的转变。因此，VHDL 学习过程中，应加强硬件概念的理解，没有硬件概念或是硬件概念不强，在设计时，往往会将 VHDL 设计以软件编程的方式来处理，而得出一些不可思议的结果。

作为一门硬件描述语言，VHDL 几乎可以用来描述现有的大型系统数字电路、算法以及其它设计。但是，限于目前综合工具的水平，VHDL 中的许多语法还不能支持，例如：

dout<=din after 5 ns;