pcb信号完整性分析

pcb信号完整性分析（共8篇）

篇1：pcb信号完整性分析

电子设备的组装设计就必须考虑信号完整性的设计与实现问题，在模拟电路中，由于采用的是单频或窄频带信号，实现电路功能最关心的是信噪比，通常不需要讨论信号波形和波形畸变。但是，在数字电路中实现电路功能的方式发生了根本性的变化:采用的信号为周期脉冲，工作的方式是突发性的，逻辑关系成为核心，需要严格保证时间间隔和时序关系。于是，就提出了保证信号完整性的设计要求。

一般可以认为信号完整性应该包括如下几点含义:信号的波形畸变应该控制在一定的范围之内，信号流的时序图能满足逻辑要求，在突发状态下信号的产生与传输过程平稳。信号完整性的破坏主要来源于两个原因，首先是由于外界干扰，特别是传导通道的干扰包括传输通道阻抗失配造成的反射影响，破坏了原来的波形;其次，数字信号在传播时会自然地发生频谱分散效应，改变了原来的波形。

当时钟频率比较高时，例如时钟达到10MHz以上或脉冲的边沿时间达到1ns 以下时，我们会发现将信号传输到预想的地方并不很容易，有许多因素会影响信号完整性问题，其中包括抖动、延迟、地电位弹跳、反射、串扰、开关噪声、电源失配、衰减、脉冲展宽、时序混乱等问题。

信号完整性问题总是要涉及信号的整个过程，因此，信号完整性保证需要整个信号工作的物理环境来实现。为此，有必要建立信号完整性系统模型。信号完整性系统模型应该包括完整信号源、信号的物理协调通道、信号完整接收三个部分。三个部分主要内容如下:

(1)完整信号源:保证产生信号的完整性。其中包括电源保证、噪声的滤除、地电位、共模消除、输出阻抗保证等内容。

(2)信号的物理协调通道: 保障信号在传输中不发生改变。其中包括:串音、延时、通道陷落、反射和谐振、带宽、衰减、阻抗控制、电路链接等等。

(3)信号完整接收:保证无失真地高效率地接收。其中包括:输入阻抗匹配、接地处理、多端网络互阻抗、退耦电容、滤波电容、输入网络信号分配和信号保护等问题。信号完整性系统模型可以示意地画成下图的形式。

图1，信号完整性系统模型

当对产品进行信号完整性(SI)分析或设计时，以下是主要考虑的几个方面:

1)频率:信号涉及的频谱范围? 实现电路功能对信号频谱的要求?

2)幅度:信号的能量水平和强度要求如何，所需要保证的功率有多大?

3)时间:信号是连续的(周期信号)，或者只在一定的周期中发生和工作(例如，磁盘的写周期或网络的突发传输阶段)?

4)阻抗:信号源输出、传输通道和接收单元的阻抗都是多少?传输过程的阻抗不连续性?

5)串扰:发射设备的干扰? 射频电流经结构进入电路的情况，结构尺寸等于波长的显著主部或“上升时间”的主部尺寸，分布参数( 电容、电感、连接阻抗)形成的新通道?

6)逻辑和传输延迟:时序要求?通道延迟?频率迁移效应?容性负载的处理?

1.反射噪声

信号反射噪声的形成：反射就是在传输线上的回波，信号功率的一部分经传输线传给了负载，另一部分则向源端反射，反射是造成上冲、下冲和振铃的直接原因，是高速电路中最常见的信号完整性问题。在高速PCB设计中，可以把导线等效为传输线，而不是集中参数电路中的导线，通过考察其在不同频率下的阻抗，来研究其传输效应。图1是传输线模型，传输线上的阻抗不连续会导致信号反射，传输线上反射信号的大小取决于传输线阻抗Z0与负载阻抗ZL的差别。反射信号与原信号的比值，

图2 传输线模型

称为反射系数KR，其值为：KR=(ZL-Z0)/(ZL+Z0)当R0=ZL=Z0时，KR=0，不会发生反射;KR=1,-1时，负载开路或短路，信号全部发射回去。在高速数字系统中，减小和消除反射的方法是根据传输线的特性阻抗在其发送端或接收端进行终端阻抗匹配，从而使反射系数为零。端接方法有并联端接和串联端接两种。

多网络间的串扰问题： 串扰是信号线之间不希望有的耦合， 分容性串扰和感性串扰两种。 容性串扰就是信号线间的容性耦合，当信号线在一定程度上靠得比较近时就会发生容性耦合，引发耦合电流从而导致电磁干扰。在PCB上布两条靠近的走线，很容易产生耦合电容，由于这种耦合电容的存在，在一条走线上的快速电压变化会在另一条走线上产生电流信号， 即耦合电流。耦合电容的大小:C=W*L*εe*εr/d，当d越小C越大，大多数耦合电容是靠近放置两条平行走线引起的，走线距离越近耦合电容越大，引发的容性串扰越严重。

对高速PCB进行布线时，如果布线空间较小或布线密度较大时，串扰问题就非常严重，它造成的电磁干扰严重影响电路的信号。为了减少串扰，布线时可以采用以下措施：对串扰敏感的信号线进行适当的端接，通过阻抗匹配减少耦合电容从而减少串扰;

尽量增大平行走线的信号线之间的距离以减小容性串扰;在串扰较严重的两条平行走线的信号线之间插入一条地线可以减小容性串扰,但是这根地线需要每隔1/4波长加一个过孔接到地层;减少两根或多根信号线的平行长度，必要时对

平行长度很长的信号线，采用jog的布线方式，对不同速率的信号设置不同的布线层，并合理设置平面层;对于微带传输线和带状传输线，将走线高度限制在高于地线平面10mils(1 mils = 0.00254 cm)以内;尽量减少环路的数量，避免产生人为的环路并尽量减小环路的面积，这样就减少了辐射源和易感应电路，从而有效地消除感性串扰。

图3 减少串扰的jog走线方式

2.印制线拐角特性阻抗突变的理论分析

传输线上传输高速电信号时，就会有电磁波沿传输线进行传播。PCB印制线传输高频信号与传送直流或低频信号有很大的不同。在PCB上布线时，一般采用微带线或带状线技术，因此PCB印制线工作于高频也就是微带线或带状线。我们以微带线作为印刷电路板上的传输线，进行理论和仿真分析。

当PCB印制线经过拐角时，印制线宽度的变化是最大的，印制线的特性阻抗变化也是最大。由于印制线在经过拐角时宽度变宽，所以走线与参考层之间的电容增大，走线的特性阻抗减小。因此，印制线拐角处存在特性阻抗不连续性，从而导致印制线上信号的反射，影响信号完整性不同几何形状拐角的反射和传输特性比较：常见PCB印制线拐角的几何形状：直角拐角、圆拐角、内外45度斜切拐角、45

度外斜切拐角

上图表明在所示频率范围，不同几何形状印制线拐角的反射和传输特性各异。传输特性呈现优良的次序依次为：直角

3.电源噪声

电源的稳定性和信号的完整性二者是密切关联的，很多情况下影响信号畸变的主要原因是电源的供电系统

电源噪声的滤出：由于不论采用何种电源分配方案，系统中的PCB的分层、电源板层平面的形状、元器件的布局、过孔和管脚的分布等都会影响电源与地之间的阻抗从而产生严重的噪声，造成信号畸变。为了减少电源与地之间的阻抗，最合适的一个方法是在电源和地之间放置一定数量的去耦电容，增加额外的`滤波，减少电源供电系统阻抗。这样既能使电路板本身特有的谐振可以被抑制掉，从而减少噪声的产生，又能降低电路板边缘辐射以缓解电磁兼容问题。

去耦电容的放置

电路工作频率范围在几百兆赫兹时，PCB 上放置分立的去耦电容在控制电源供电系统阻抗时起到很好的作用。但频率再高时，每个分立去耦电容的寄生电感以及板层和过孔的环路电感将会极大地降低去耦效果，因此仅仅通过PCB上放置分立的去耦电容是无法进一步降低电源供电系统的阻抗的。为了使电源系统在高频情况下也能保持低阻抗，芯片及集成电路封装结构子系统都要设置去耦电容。芯片上的电源栅格由交替放置的几层金属层构成，因此电源栅格之间形成了去耦电容。另外在芯片的内核电源供电部分集成人量的去耦单元。在集成电路封装结构的上表面安装去耦电容。这样当频率范围从几百兆赫兹到吉赫兹时，封装结构

的电源供电系统的板间电容、封装结构上放置的分立去耦电容、芯片内电源栅格之间的电容以及芯片内的去耦电容将起到很好的去耦作用。电源系统的各部分去耦电容分别在不同的频率范围内作出响应，因此通过对芯片.封装.电路板的电源供电系统进行优化设计，充分发挥各部分的滤波作用，就能有效地达到滤出电源噪声的目的。

电源供电系统的布线规则：为了保证PCB 的电源供电系统能为系统提供稳定可靠的电源，除了在电路中放置去耦电容外，在电源的布线方面也有严格的要求。电源布线的一般规则如下：

(1)线路板中的电源线和地线的设计尤为重要。根据不同的电路板流过电流的大小，尽量加大电源线的宽度，这样既可以减小环路电阻，又能降低耦合噪声：地线应短而粗，如果地线是很细的导线，接地电位就会随电流的变化而变化，使抗噪性能降低。可以用大面积铜层作地线用，或做成多层板，电源与地线各占用一层;为了减少阻抗，电源和地的管脚要就近打过孔，过孔和管脚之间的引线应短而粗;为了减少信号环路面积，要使电源总线靠近信号线，并且尽量不要走长的电源连线：避免分开的电源在不同的层之间重叠，如果电源层交叠，电路就会有交叠的可能，会损害电路的分离性，使得噪声很容易通过寄生电容耦合过去。

(2)高速模拟器件一般对数字噪声很敏感，因此模拟电路与数字电路的供电电源要分开。但有些器件，其信号跨越模拟和数字两部分，这时可在信号跨越处放置一条回路以减小环路面积。

(3)尽量将高速和高功耗的器件放置在一起，这样可减少电源电压瞬时的过冲。

(4)有些器件对干扰特别敏感，如锁相环电路，因此需要对敏感器件进行隔离。隔离方法是在电源层上刻蚀一个U形隔离槽，将敏感器件置于其中，这样，外部噪声只能沿着U形槽走，避免靠近敏感器件。

(5)为了提高电路的抗干扰能力，要对电路中的单片机使用电源监控。对单片机闲置的I/O口，要接地或接电源，不要悬空。

总之，在PCB的设计中，需要把元器件的布局、布线及每种情况下应采用的何种信号完整性问题的解决方法综合起来，才能更好地解决PCB板的信号完整性问题。

篇2：pcb信号完整性分析

1.四种类型的信号完整性问题

a）单一网络的信号质量：在信号路径或返回路径上由于阻抗突变而引起的反射与失真。

b）多网络之间的串扰。

c）电源分配系统（PDS）中的轨道塌陷。d）来自元件或系统的电磁干扰。2.单一网络的信号质量问题

a)如果信号沿互连线传播时所受到的瞬态阻抗发生变化，则一部分信号将被反射，另一部分信号发生失真并继续传播下去。因此要提高信号质量，必须保持信号在整个路径中感受到的瞬态阻抗不变。

b)一般来说，时域中上升时间越短的波形在频域中的带宽越高。如果改变频谱使波形的带宽降低，那么波形的上升时间就会随之增加。无论是导体损耗还是介质损耗，对高频分量的衰减要大于低频分量的衰减。这种选择性衰减使得在互连线中传播的信号的带宽降低，上升沿退化。带宽与上升沿之间的经验公式：BW=0.35/RT BW: 表示带宽，单位是GHZ。

RT: 表示10-90上升时间，单位为ns。

在不知道互连线带宽的时候，我们通常经验上认为带宽为时钟频率的5倍。c)把信号接入传输线时，它就以材料中的光速在导线中传播（注意信号传播的速度和导线中电子的运动速度无关）。信号在沿着传输线传播时，同时使用信号路径和返回路径。信号总是指信号路径与返回路径之间相邻两点的电压差。这个普遍的原则适用于所有的传输线，无论单端还是差分。当频率增加时，返回路径上的电流选择阻抗最低的路径。这转化到回路电感最低的路径，即返回电流必将尽量靠近信号电流。频率越高，返回电流直接在信号电流下面流动的趋势就越明显。通常在频率高于10MHZ时，绝大部分的返回电流都直接在信号路径下面流动。无论路径是弯曲的还是直角拐弯的，平面上的返回路径都会跟随它。采用这种回路，信号路径与返回路径之间的回路电感就会保持很小。

任何妨碍返回电流靠近信号电流的因素，例如返回路径上有一道裂缝，都会增加回路电感，并会增加信号受到的瞬态阻抗，这将引起信号失真。d)没有终端端接的传输线最大长度的英寸值等于信号上升时间的纳秒值，这是一个实用的经验法则。但是几乎所有的互连线都需要端接的，最常用的办法是源端串联端接。

e)即使信号路径布线绕道而行，也不要跨越返回路径上的突变处。f)传输线损耗主要为导线损耗和介质损耗。通常在频率高于1GHZ时，介质损耗就占主导地位了。传输线损耗引起上升边退化，从而引起ISI和眼图塌陷。

g)当电路板上的铜线为１盎司或34um时，若频率大于10MHZ，则导线中的电流不会占用布线的整个横截面，会出现趋肤效应，导致互连线的电阻增大。

h)无论是导线损耗还是介质损耗都会随频率的升高而增大。互连线越长，高频损耗越大，线的带宽越低。FR4板上的传输线传播的信号，它的上升边以10ps/in的速度增加。i)差分阻抗的大小是单端信号线特性阻抗的2倍。为了消除反射，在两条信号的末端跨接一个端接电阻来匹配差分阻抗，这个阻抗值为2Z。3.轨道塌陷

a)当变化的电流经过PDS互连线的阻抗时就会引起电压降，称之为轨道塌陷。减小轨道塌陷的策略就是减小电源分配网络的阻抗。

b)为了减小PDS中的电压轨道塌陷，就要在电源和地之间加上多个去耦电容，阻止电源电压的下降。电压的下降量达到电源电压的5%时的时间近似为：

T=C * 0.05 *(V/P)可以使用尺寸较小的电容器，从电容器焊盘到过孔之间的连线要尽量段，并将多个电容器并联使用。4.传输线的串扰

a)把噪声源所在的网络称为动态网络。把有噪声产生的网络称为静态网络。传输线上的串扰分为NEXT（近端串扰）和FEXT（远端串扰），将相邻信号路径之间的距离增大到线宽的2倍时，可以有效的减小串扰。

篇3：高速PCB信号完整性设计与分析

传统的PCB设计方法是:根据要求研制产品样机, 然后进行测试和调试。在当今的“高速”世界里, 采用传统做法效率会很低。因此, 需要新的设计方法学来保证产品设计的一次成功率。这一设计就必须考虑到信号完整性。

2.信号完整性基本理论

2.1信号完整性的含义

从广义上讲, 信号完整性指的是在高速产品中由互连线引起的所有问题[1]。它主要研究互连线与数字信号的电压电流波形相互作用时其电气特性参数如何影响产品的性能。

2.2传输线

传输线用于将信号从一端传输到另一端。可以说, 同轴电缆线是一种传输线, 多层板中的PCB也是一种传输线。在高速系统中讨论传输线主要考虑传输线的几个参数:特性阻抗、传播速度、传播延迟。传输线的特性阻抗Z0定义为线上任意点的电压和电流的比值, 其值可由公式 (2.1) 计算:

式中, R、L、G、C分别表示单位长度的电阻、电感、电导和电容。

传播速度 (相速v) 是指电信号在传输线上的传输速率, 由周围介质材料决定。传播延迟PD, 有时称为时间延迟TD, 是指信号传播过整个线长所用的时间总量。

2.3信号反射

信号在传播过程中受到的瞬时阻抗突然发生变化, 无论是何种原因造成的这种突变, 都将有部分信号被反射回来。反射的大小用反射系数[2]表征, 反射系数定义为入射电压与反射电压的比值。可用公式 (2.2) 计算:

2.4信号串扰

串扰是四类信号完整性问题之一, 它是指有害信号从一个网络转移到相邻网络[1]。串扰分为容性串扰和感性串扰。

3.基于信号完整性的工控主板实现

工控主板主要功能模块包括:板载AMD APU 615M或者1G双核, DDR3 2G内存, LCD接口 (支持独立双通道24位LVDS接口, DVI-I接口) , 千兆网口, FDD接口, 电源等模块。

3.1仿真前的准备工作

根据电路原理图中的主要高速器件APU和DDR3, 在厂家网站找到其仿真模型 (IBIS) 。由于部分器件无法取得仿真模型, 如连接器、电阻、电容等, 所以针对这部分器件对应的电路信号完整性采用Cadence工具中自带的默认模型分析。

3.2 DDR3信号仿真

内存部分的电路板设计在系统设计中占有重要的地位, 随着速度一再被提升, DDR3的速度已近高达1600Mbps。因此, 对内存提出符合要求的信号时序和信号完整性来提高系统的工作稳定性十分重要。

3.2.1 DDR3时序预算

高速数字电路系统的设计一般要从时序和电气特性的完整性两方面分析, 对于数字系统设计来说, 时序分析是设计的重要内容, 尤其是随着百兆总线的出线, 信号的边沿速率达到皮秒级后系统性能更取决于前段设计, 因此要求在设计之处必须进行精确的时序分析和计算。

图2为信号由CPU向DDR驱动时的时序图, 数据与时钟的传输方向相同。

图中参数:

1、Tft_clk:时钟信号在PCB板上的传输时间;

2、Tft_data:数据信号在PCB板上的传输时间;

3、Tcycle:时钟周期

4、Tsetup:数据到达接收缓冲器端口时实际的建立时间;

5、Thold:数据到达接收缓冲器端口时实际的保持时间;

6、Tco_max/Tco_min:时钟到数据的输出有效时间。

由上图可以导出Thold和Tsetup应满足如下等式:

在此系统中DDR3的时钟工作频率为800MHz, 时钟周期为1.25ns;以上参数除Tft_clk以外, 其余数据都能从AMD CPU和HYNIX DDR3的数据手册中得到。参数如表。

接下来对系统时钟信号进行仿真, 来确定Tflt_clk, 然后代入上式来确认Tflt_data的取值范围, 以保证时序的基础上约束数据总线网络在PCB上的布线。

在对PCB进行了预布局布的基础上, 首先对时钟网络进行仿真。时钟信号是数据和其它控制信号的时序基准, 它的波形的好坏直接影响到系统能否正确的工作, 所以在进行时序控制之前, 有必要先对时钟信号进行优化。图3是未处理前的时钟网络仿真波形。

仿真波形图中, 可以看出信号有较大的反射, 为了减小这种反射, 根据信号完整性理论与传输线理论, 要进行阻抗匹配。在对PCB进行层叠设置时, 我们设置走线的阻抗为60Ω左右, 在进行阻抗匹配时, 单端信号采用端接60Ω的电阻来抑制反射噪声, 差分信号采用端接120Ω的电阻。

由于Data信号的时钟是由DQS信号提供, 在对时钟信号优化过后, 通过Cadence自带的工具可以计算出DQS的Tft_clk, Tft_clk_min=0.352ns, Tft_clk_max=0.523ns。根据上述的时序约束条件, 然后代入数据计算得:

此外, 上述不等式是较理想情况下的计算, 由于在实际应用中的时钟信号在非理想的情况下还存在偏移和抖动, 时钟偏移是指两个相同时钟系统时钟之间的偏移, 抖动是指两个时钟周期之间存在的差值, 这个误差是在时钟发生器内部产生的[3]。此系统中的DDR3时钟时序采用的是源同步, 因此只考虑了抖动的影响, 查找DDR3数据手册, 可得到DDR3的CYCLE to Cycle Period Jitter时间Tjitter=0.16ns。所以, 上式可改为:

这里得到的Tft_data时间就是数据总线应满足的时序要求, 将此约束数据写入Cadence的约束管理器来帮助后续的PCB布线设计, 以此来指导PCB设计。

3.2.2 DDR3差分信号S参数

S参数用来衡量整个链路的通道响应特性, 反应通道中各个组成成分的特性, 如耗损、衰减、反射等。因此, 在系统完成后对S参数进行测试验证是非常有必要的。

通过Cadence我们分析DDR3数据线信道的S参数, S参数频响曲线如图5。

在图中能读出一个幅度标尺, 读数为301.327mv, 另一个是峰值频率点间隔598.546MHz。在S11曲线中, 相邻的两个峰值之间的频率差, 正好等于TL_MS1传输延迟所对应的频率。

实际上, S11参数所测得的反射是发生在信号源输入TL_MS1的输入端的情况, 因此有如下公式:

式中Zin是S参数的等效电路中TL_MS1输入端点的输入阻抗, 如果在终端匹配的情况下, 没有反射发生, 也就没有驻波, 此时Zin=Z0, 而在终端不匹配时, Zin就是入射阻抗, 她的计算公式为:

其中为复反射系数在入射点的值:

首先, 根据公式3.1计算传输线TL_MS1的传播延迟, 根据公式3.1和图7的S参数测量结果可得:

这是传输线TL_MS1总的传播延迟, 根据单位传播延迟和传播速度的关系, 可以得出如下公式:

由此, 我们得出介电常数为4.4, 这和我们在板层设计中对介电常数的设置基本一致。然后, 再根据公式3.2, 可以计算出:

由公式3.4, 计算:

把公式3.6和3.5带入到3.3中, 得到:Zo=81.6Ω

至此, 我们得出了由S11参数计算出来传输线TL_MS1的传输延迟、介电常数、以及特征阻抗等。

4.结论

总之信号完整性问题是一个研究问题, 目前在高速系统设计领域还有很多挑战。现在电子设计朝向高速度、高复杂度、高密度方向发展。在系统设计过程中信号完整性问题必须加以考虑。运用信号完整性理论知识并结合Cadence软件仿真, 能帮助解决很多实际问题, 提高产品的一次成功率。

参考文献

[1]Eric Bogain.Signal Integrity Simpli?ed.Prentice Hall.2003.9.12

[2]张木水、李玉山。信号完整性分析与设计, 电子工业出版社, 2010.4

篇4：高速电路设计和信号完整性分析

一、关于信号完整性的概述

信号完整性（Signal Integrity，SI），指信号从输入端沿某种传输线传输到接收端后传输波形的完整程度，并对信号在电路传输中输入及输出的时序和电压的响应能力进行比较。现代电路设计中高速电路设计所占的比重越来越大，需要考虑在低速电路设计中所不需要考虑的很多问题，因此对于高速电路设计来说，它的核心不仅要解决高速电路的器件问题，还需要设计者结合自身的工作设计理念及使用情况、使用场合，全面的考虑高速电路设计。从设计者的经验及实际问题来看，高速电路设计问题主要存在于以下几个方面，首先是信号完整性问题，其次是电磁兼容性问题，第三是电源完整性问题，笔者在这里主要对高速电路中出现的信号完整性问题进行分析，并给出相应的解决办法。

二、信号完整性的仿真方法

2.1 模型与建模

对于信号完整性仿真技术来说，首先需要具备含有各种准确参数的电路模型。PCB板级信号完整性分析，常用的模型从种类上分为以下三种：SPICE仿真模型；Verilog-AMS和 VHDL-AMS仿真模型；IBIS仿真模型。在实践的过程中通過对三种模型的比较发现，IBIS模型是最适合信号完整性分析的模型，IBIS模型所展现的是元器件的行为方式模型，它的主要意义在于通过对这一元器件运行方式的展现，来预测和仿真元器件在实际工作中的方式和结果。这一模型的构建基础是数据表格的形式，通过计算机计算的方式得到仿真的波形，最主要的是它具有自身的语法和ASCII格式，并且不涉及芯片内部的结构信息。

2.2利用IBIS模型进行信号完整性分析

对IBIS模型的基本原理掌握之后，接下来我们就可以利用工具如Cadence公司的SpecctraQuest和Mentor Graphics公司的HyperLynx来对信号完整性问题进行具体的分析了。电路是由元器件经导线互联组成的，每一个网络所连接的管脚的I/O特性都是由相对器件的IBIS模型进行描述和表达的。相对于有源器件来说，电阻、电容以及电感等无源器件通常使用的是SPICE模型，对于信号互连线的处理方法是等效成传输线模型，传输线的具体参数通过相关因素的数据计算得出，具体相关因素有厚度、层数、材料、布线的宽度以及布线的间距等。另外一个由于网络之间的电磁场耦合所引起的寄生参数值也可以通过场仿真器来算出。

应用模型数据通过分析软件获得，可以对信号完整性问题进行必要的分析，包括可能出现的信号延迟、信号反射引发的上冲下冲及多种网络之间的相互干扰等。基于对信号完整性分析，我们可以通过几种方式来改善信号质量，如：改变拓扑结构、调整阻抗匹配、进行叠层结构和布局布线优化等，通过这些方式可以有效构建起正确的时序关系。

2.3 仿真

由于不同的仿真软件自身有着不同的特点，有的软件仿真度较高，有的软件对高频电路会有很大的益处，但不是精度越高越有利于仿真信号的精确率，仿真速度也是仿真软件的基础评定要求之一。为此，选择合适的电路仿真分析软件才能满足对信号完整性分析的要求。以下就使用较为广泛的两种仿真软件进行论述。

2.3.1Mentor Graphics公司研发的HyperLynx仿真软件

Hyperlynx包含前仿真环境LineSim和后仿真环境BoardSim，LineSim主要用在布线设计前约束布线和各层的参数、设置时钟的布线拓扑结构、选择元器件的速率、诊断信号完整性及避免电磁辐射、串扰等方面。BoardSim主要用于布线后快速的分析设计中的信号完整性、电磁兼容性和串扰等问题，生成串扰强度报告，解决串扰问题。笔者使用LineSim工具，对信号的阻抗匹配、传输线长度、串扰进行了仿真分析，得出了指导性结论。

2.3.2 Cadence公司研发的SpecctraQuest仿真软件

SpecctraQuest仿真软件是一种高速系统板级设计工具，主要功能是对PCB布线前、后的信号完整性进行必要的分析，控制Layout的相应约束条件。仿真软件集成SigXplorer拓扑结构研发环境，提供可以图形化显示的拓扑结构、窗口修改，是当前电路设计师进行信号互联结构设计的关键工具之一。软件在进行PCB布局和布线等详细设计前使用，通过仿真软件的分析可以有效确定及优化电路的互联策略，同时为获取信号完整性提供最优化的方法。

三、总结

通过本文我们了解到完善高速电路系统设计工作的首要问题就是要解决信号完整性问题，否则由此产生的不确定性问题不仅会降低信号的质量，还会影响到整个系统的性能。尤其是近年来，基于电路PCB板的总线设计速率越来越高，带来了越来越多的信号完整性问题。在产品开发过程中，电子工程师首先要面临的是高密度PCB设计带来的难点，其次是要承受产品更新换代带来的压力，最终使得仿真工具成为电子工程师有效工作必要的协助手段。只有采用新的设计规则、适当的分析工具、先进的生产技术（如背钻）、特殊的PCB基材等，才能更好的进行高速电路设计。因此在高速电路设计过程中借助EDA仿真工具来分析信号完整性这一手段，是具有十分重要的理论及实践意义的。

参考文献

[1].曾峰，侯亚宁，曾凡雨.印制电路板（PCB）设计与制作[M].电子工业出版社，2008.

[2].奥本海默，刘树堂译.信号与系统（第二版）[M].西安交通大学出版社，1999.

[3].SPECCTR A Quest Simulation and Analysis Reference [J]. Cadence Design System， 2002.

[4].IBIS 4.1可以增强信号完整性建模功能[OL].

篇5：PCB抄板信号反射分析

当信号在传输线上传播时，只要遇到了阻抗变化，就会发生反射，解决反射问题的主要方法是进行终端阻抗匹配。

典型的传输线端接策略

在高速PCB抄板数字系统中，传输线上阻抗不匹配会引起信号反射，减少和消除反射的方法是根据传输线的特性阻抗在其发送端或接收端进行终端阻抗匹配，从而使源反射系数或负载反射系数为0。

传输线的长度符合下列的条件应使用端接技术：L > tr/2tpd。式中，L为传输线长；tr为源端信号上升时间；tpd为传输线上每单位长度的负载传输延迟。传输线的端接通常采用2种策略：使负载阻抗与传输线阻抗匹配，即并行端接；使源阻抗与传输线阻抗匹配，即串行端接。

（1）并行端接

并行端接主要是在尽量靠近负载端的位置接上拉或下拉阻抗，以实现终端的阻抗匹配，根据不同的应用环境，并行端接又可以分为如图2所示的几种类型。

（2）串行端接

串行端接是通过在尽量靠近源端的位置串行插入一个电阻到传输线中来实现，串行端接是匹配信号源的阻抗，所插入的串行电阻阻值加上驱动源的输出阻抗应大于等于传输线阻抗。这种策略通过使源端反射系数为零，从而抑制从负载反射回来的信号（负载端输入高阻，不吸收能量）再从源端反射回负载端。

篇6：高速PCB信号完整性分析及应用

关键词：信号完整性,PCB,应用

现代电子技术发展迅猛,对信号边缘速率、数字系统的时钟速率提出了更高的要求。PCB系统需要成为具有高性能的系统结构,而不再仅是支撑作用的电子元器件。目前的电子系统设计普遍信号频率高于了100MHZ,传输线效应会在PCB板的走线上出现。一个设计的关键就是妥善的处理高速信号的完整性。传统高速解决办法是等问题出现之后才能查找、解决问题,对设计者的经验和诊断技术要求较高,产品开发周期长,可控性不高。高密度高速度的电路设计不适合这种方式。高速PCB设计可提高产品性能,大幅度缩短研发周期、减少成本投入。但在实际的PCB系统中,信号完整性依然是设计者需要面对的严峻问题。

1 影响高速PCB信号完整性因素

信号完整性(Signal Integrity,简称SI)是指在电路中的信号以正确的时序、电压做出响应。若电路信号达到集成电路(IC)时是以要求的时序、持续的时间、电压幅值,那么可以确认该电路的信号具有较好的完整性。串扰、反射、地反弹、振铃等因素都会影响到信号的完整性。高速数字系统的工作频率一般都是不小于50MHZ,通常系统会要求有较高的工作频率,信号也要有较快的边沿变化速率。在实际的PCB系统中影响SI的问题不再仅是单一或几个因素,而是与板级设计相关。影响因素发射是指若在PCB中有只要没有正确端接一根布线,驱动端发出的脉冲信号就会在接收端被发射,信号轮廓会因反射信号和原信号的叠加而失真显著,设计失败。串扰在PCB板上的表现是当有信号在一根信号线上通过时,板上相邻的信号线上也会由于感应出现相关的信号。地反弹的情况容易在电路中电流较大时出现。信号反复出现过冲和下冲的情况称为振铃表现,这种情况的出现主要是走线过长或者是有太快信号变化;目前大部分元件在接收端有二极管保护输入,但出现振铃时过冲的电平可能会损坏元件。

2 高速PCB信号完整性应用分析

优秀的高速PCB设计在依靠仿真的同时,也必须要同时考虑原理图设计、元件和电路板的参数、高速信号线走线等方面。高性能的PCB设计中忽视任何一个环节都可能会带来信号完整性的问题,引起系统不稳定而设计失败。现以某系统设计为例:基于某公司的设计合成孔径雷达模拟信号发生器,采用Altera公司的EPM7128为控制逻辑,IDT公司的IDT72V3680为FIFO,AD公司的AD9751为DA。时钟频率为105MHZ,210MSPS的DA转换速率,PCI控制器到FIFO达到DA的数据流向。本系统属于高频范围,需要考虑信号完整性的问题。图1为高速PCI控制器系统框图。布局时要考虑到高数字部分的信号完整性、高数字部分不会干扰到模拟部分,因此数字部分由CPLD、FIFO、锁相环(Z9973)围绕PCI9056构成,而模拟部分是DA、运放和滤波。

数字系统特别关键的地方就是时钟,这关系到信号的完整性。在初始设计时钟是采用直接连接,得到的仿真结果很不好,如图2所示。通过分析发现较大的反射和振铃是由负载端和驱动端的抗阻不匹配引起,用串联电阻的方式来尝试解决。最后经过多次测试,在采用50欧的电阻能够达到波形,如图3所示。

为保证反射问题能够解决,首先要确保驱动端、传输线、负载端的阻抗能够匹配。在PCB中细微变化都有可能会引起反射,因此要注意走线长度、宽度拐角、过孔的位置,以及PCB的介质、厚度等。串扰通过布线解决,过程中尽量少平行走线,若不可避免,平行走线的长度也应控制在最短。数据线的拓扑结构占用面积控制通过采用高密度管脚封装的器件、合理布局的方式进行控制。这样电流回路面积尽可能的缩小也使得数字部分的电磁辐射得以降低,系统的电磁兼容性得到提到。数据得到的仿真波形如图4所示。

3 结束语

随着高速电路系统设计复杂性的提高,高速PCB的信号完整性的解决难度也会加大,这是一个非常复杂的设计过程。在实际应用中,设计初始就应当要考虑到器件的合理性,若选用高性能和速率的器件,那么在解决信号完整性的难度就会加大。PCB的设计过程也就是解决高速所引起的信号完整性的过程,应该注重信号完整性的思路设计指导。目前出现了许多的信号完整性分析模型和分析算法,很多基于信号完整性的高速PCB设计应用于电子产品中,但依然要清楚的认识到还有诸多的问题需要解决。

参考文献

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[2]秦洪密,李军,朱顺临.高速PCB设计中的时序分析及仿真策略[J].电子技术应用学报,2010,32(03):96-98.

篇7：pcb信号完整性分析

关键词:高速电路 hyperlynx 匹配 串扰 仿真

在实际的高速电路设计中,实际信号往往和理想的期望得到的波形有差异,其中包含了一些不希望看到的波形,这些都属于信号完整性问题。随着时钟频率的日益提高和上升边的减小,信号完整性问题变得更为严重。信号完整性的噪声问题可归结为以下四类问题:反射,串扰,地弹和EMI。下面我们从端接匹配和串扰这两个方面进行分析,阐述一些引起这两方面问题的原因以及改善的简单办法。

一、端接匹配

当高速变化的信号在信号连接线中传播时,若终端和源端出现阻抗不匹配,则会出现电磁波的反射,使波形产生畸变,引起一些有害的干扰脉冲,影响整个系统正常工作。减小或消除反射的方法是根据传输线的特性阻抗在其发送端或终端进行阻抗匹配,从而使源反射系数或负载反射系数为零。

传输线的端接匹配通常采用两种策略:

1.并行端接,即使負载阻抗和传输线阻抗匹配。

2.串行端接,即使源端阻抗和传输线阻抗匹配。

如果负载反射系数或源反射系数任一为零,反射将被消除。

以下是对各种端接情况采用hyperlynx进行仿真的结果。仿真参数:微带线传输,线长3in,线宽6mil,微带线阻抗为79.5欧,驱动源为3.3V,CMOS,FAST。初始情况没有任何端接,从图1中可以看出负载(波浪线)端有很大的振铃和过冲现象,图2为加入了源端串行端接(63.0ohms)的仿真结果,图3为在负载端加入了上拉电阻(76.0ohms)的仿真结果。从图中可以看出,几种端接匹配情况都在不同程上改善了信号的波形。

二、线间的串扰

串扰是指有害信号从一个网络转移到相邻网络。任何一对网络之间都存在串扰,通常把噪声源所在的网络称为动态网络或攻击网络,而把有噪声产生的网络称作静态网络或受害网络。串扰是保证信号完整性设计时重点考虑的方面。

串扰不可能完全消除,它只能减小。减小串扰有许多方法,这里基于Hyperlynx信号完整性工具对传输线进行的串扰仿真,来比较不同情况下的串扰表现以及各种方法的特点。

首先给出基本模型:三条相邻的带状线,受害线在中间,线宽6 mils、线间距8 mils,耦合长度12 inch,介质厚度10 mils,介质常数4.3,将受害线驱动端设置成“Stuck low”,使其在仿真中保持在不变的低电平。其余驱动端均为CMOS,3.3V,FAST。

通过观察可以看出,加大线间距,减小介质厚度都可以在一定程度上减串扰,振幅大约为700mv的振铃信号,经过改变线间距和介质厚度,其幅度减小到小于100mv。

由以上的仿真及分析可以得出解决串扰的一些方法:

1.合理设置层和布线:合理设置布线层和布线间距,减小并行信号长度,缩短信号层与平面层的间距,增大信号线间距,这些措施都可以有效减小串扰。

2.阻抗匹配:实际上,可以在源端和负载端对传输线进行匹配,一方面可以减小攻击线上的电流电压突变,另一方面可减小受害线上噪声电流的反射,进而减小串扰。

三、小结:

本文只对引起信号完整性问题的反射和串扰两个方面进行了初步的分析和研究,分别给出了一些改善的简单方法,其中还有很多的不足之处,有待于在今后的学习中深入的研究和体会。

参考文献:

1.李玉山.信号完整性分析[M].北京:电子工业出版社,2005.

2.陈思思.信号完整性中的串扰分析[J].武汉理工大学学报,2005.10.

篇8：pcb信号完整性分析

1 DDR2电路PCB设计步骤

DDR2电路的主要组成部分为控制器U1和DDR2存储器U3，此外还有一些小封装的串联电阻和旁路电容。

如图1所示，从U1到U3要形成一个电路隔离区，串联电阻在两者中间，而旁路电容在线路板的另一面。DDR2电路与其它电路隔离距离越大越好，推荐20 mil(1 mil=0.025 4 mm)以上。

在满足布线空间的情况下，控制器U1与DDR2存储器U3之间的距离越小越好。当图1中所示仅使用一个DDR2存储器时，二者的中心最好在同一条直线上。这样的布局是为了保证走线的长度，一般信号线长度控制在5 000 mil以内。旁路电容是在电源和地平面并联的体积很小的电容，要放在非常靠近需要旁路的引脚处，降低寄生电感，从而减少电源的高频阻抗参数。摆放旁路电容时，过孔仅当另一个高速旁路电容在另一面时才可以共用，否则会大幅增加寄生电感。

高速电路非电源线的线宽和过孔尺寸要结合空间的大小和印制板制作工艺来决定，本例中选择5 mil的信号线线宽与6 mil/18 mil的过孔，而电源线尽量做到20 mil的线宽。DDR2电路隔离区必须要有自己完整的地平面和电源平面。

2 信号完整性分析与应对方法

在DDR2电路中，飞行时间延迟和时钟偏移是最重要的信号完整性问题之一。飞行时间延迟是信号从驱动端传输到接收端，并达到一定电平之间的延时。时钟偏移是指由同样的时钟产生的多个子时钟信号之间的延时差异。由于DDR2信号的传输速度快、周期短，必须保证同组信号中第一个到达接收端并稳定的信号和最后一个到达接收端并稳定的信号之间的时间差不能大于一个周期。也就是说，飞行时间延迟和时钟偏移要控制在严格的范围内，否则就会造成数据混乱的现象。影响延迟的因素有很多，包括线长、线宽、铜厚、板层结构等。对于线长而言，直接严格控制PCB上走线的传输距离;对于其它因素，因为单位长度的线延迟是固定的，可以通过PCB的走线阻抗来控制。

2.1 等长控制

为调整时延一致，对于DDR2的时钟、地址控制线、数据、DQS等信号的等长要求很高，走线的具体要求如下:

对于时钟线(CK)、地址线、片选及控制线(DDR＿A、BA、CS、CAS、RAS、WE、CKE)，这一组线的标准长度为组中信号的最长曼哈顿距离，误差在±50 mil以内。时钟线要求精确匹配差分对走线，二者误差允许在25 mil以内，最好控制在5 mil。地址线，片选和控制线与时钟线尽量做到等长，可以比时钟线长，但绝对不能短，误差在100 mil以内。

对于数据线(DDR＿D,DQM)、时钟线(DQS)，这一组线的标准长度同样为组中信号的最长曼哈顿距离，误差在±50 mil以内。数据线与时钟线尽量做到等长，误差控制在±50 mil。为达到要求，走蛇形线是必不可少的，另外，一条信号线从控制器到DDR2存储器，长度并不是单指线长，还要把过孔，元件封装内部引线长度计算在内。图2～图5所示，即为DDR2电路的4层走线。

2.2 阻抗匹配

DDR2的PCB设计对于走线阻抗也是有严格要求的。差分线要求差分阻抗为100Ω，地址线、片选和控制线，数据线及数据时钟线的单端阻抗都应控制在50Ω。

PCB上走线的阻抗是传输线的固有属性，与走线宽度、PCB材料厚度和介电常数有关，所以，阻抗匹配具体的实现要通过PCB设计者和印制板制作厂家的共同努力来完成。Si9000是一款专门计算走线阻抗的软件，PCB设计者可以通过此软件计算DDR2走线中的差分阻抗和单端阻抗，以保证最终设计可以通过印制板制作厂家的对印制板结构的调整达到阻抗匹配的要求，图中为Si9000软件中计算单端阻抗和差分阻抗的示意图，图6中标示的元素即为影响阻抗计算的参数。

本例中的信号线线宽为5 mil，使用FR4板材，通过软件计算是可以达到阻抗要求的，所以与印制板厂家沟通即可实现阻抗匹配。

2.3 串扰

串扰是最常见的信号完整性问题之一，它存在于任何一对信号网络之间，且不可能被消除，只能减小。减小串扰的方法很多，但采取减小串扰的措施总会增加系统费用，因此，能够选用合适的方法使设计在容许的串扰范围内是至关重要的。

2.4 控制回流路径

在DDR2电路中，控制回流路径可以通过PCB的叠层设计来完成，每一个信号布线层都要有一个相邻的完整的地平面来提供最短的返回路径。

串扰与两个或多个信号及其返回路径之间的容性耦合和感性耦合有关，当返回路径不是均匀平面时，增加的感性耦合比容性耦合高很多，而要使一对信号回路之间的噪声保持在可接收的水平，他们的回路互感要尽量小;当返回平面是宽平面时，串扰最低，这时容性耦合与感性耦合相当;当返回平面与信号平面相邻时，返回路径的阻抗最小，地弹噪声也最小。所以，在良好的叠层配置基础上，DDR2电路下方电源铜和地铜应当完整且完全覆盖所有的DDR2电路信号。

2.5 增大走线间距

当信号沿传输线传播时，信号路径和返回路径之间将产生电力线，围绕在信号路径和返回路径周围也有磁力线圈。它们所形成的边缘场会延伸到周围的空间，距离导线越远的地方，边缘场耦合和串扰就越小，反之则越大。

所以，增加信号路径之间的间距和减小耦合长度是减小串扰最直观有效的方法。实验证明，把间距从1倍线宽增加到3倍，可以使远端串扰减小65%。在DDR2走线中，在空间允许的情况下，使走线间距为2～3倍的线宽，尽量减小平行线的耦合长度，就可以达到减小串扰的效果。

2.6 发射

信号无论在何处遇到阻抗突变就会发生发射，传输信号会失真，这是单一网络信号质量问题的主要根源。振铃是由源端和远端的阻抗突变、两端之间不断往复多次反射引起的。所以，如果至少在一端消除反射，就可以减小振铃。本例中用到的方法是在重要位置上放置一个或多个电阻，将电阻串联在控制器端，称为源端串联端接。在重要信号上串联电阻，这些电阻在印制板上均要靠近控制器放置。源端串联端接是点对点互连常用端接方式，端接电阻与控制器内阻之和应等于传输线的特性阻抗。

3 结束语

对于涉及信号完整性问题的工程师而言，仿真实验必不可少，但好的实践经验使设计周期和反复性大幅减小。因此，一个高速印制板设计，需要同时建立在灵活的经验运用和精确的仿真模型基础上。

摘要：随着现代高速电路设计的发展,DDR2因其内存强大的预读取能力成为许多嵌入式系统的选择。然而,DDR2的仿真工作不仅繁琐耗时量大,对EMI的仿真也比较困难,给PCB设计也带来了大量的工作难点。文中针对DDR2高速电路中存在的信号完整性问题进行了分析,提出了PCB设计要点。并以单个DDR2存储器与控制器间的PCB设计为例,对如何在减少仿真工作的情况下成功完成一个可用的设计进行了论述。

关键词：DDR2,PCB,信号完整性

参考文献

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