eda万年历设计报告（精选6篇）
篇1：eda万年历设计报告
课程设计报告 任务和设计要求
首先要学会安装软件，要熟悉会使用。系统设计 系统框图 硬件设计 3.1 电路原理图
课程设计报告
课程设计报告
课程设计报告
3.2 主要单元电路
3.3 元件清单 软件设计 4.1 程序流程图
课程设计报告
4.2程序清单
TIME_WEEK DATA 52H TIME_YEAR DATA 5DH TIME_MONTH DATA 5EH TIME_DATA DATA 5FH YEARH DATA 36H YEAR DATA 35H MONTH DATA 34H DAY DATA 33H HOUR DATA 32H MINUTE DATA 31H SEC DATA 30H
课程设计报告
AAA BIT P3.0 BBB BIT P3.1 AA BIT P3.3 BB BIT P3.4 CC BIT P3.5 BL BIT P3.2 BZ1 BIT 21H.0 TIMES DATA
20H COM
DATA
P1 ORG
0000H LJMP
START ORG
0003H RETI ORG
000BH LJMP INTT0 ORG
0013H RETI ORG
001BH RETI ORG
0023H RETI START:
课程设计报告
MOV
R0,#30H MOV
R7,#9 CLEETE: MOV
@R0,#00H INC
R0 DJNZ
R7,CLEETE MOV
TIMES,#00H MOV
TMOD,#01H MOV
TL0,#0C0H MOV
TH0,#63H MOV
SEC,#0 MOV
MINUTE,#0H MOV
HOUR,#0H MOV
DAY,#01H MOV
MONTH,#01H MOV
YEAR,#01H MOV
YEARH,#20H SETB
EA SETB
ET0 SETB
TR0 MOV
R4,#19 START1:
课程设计报告
CALL
DISP JNB
AA,SETMM1 JMP
START1 SETMM1: CALL
SETMM JMP START1 SETMM: CALL
DISP CALL
DISP JB AA,SETMM0 SETMM2: JNB AA,SETMM3 CLR ET0 CLR TR0 MOV
SEC,#0 MOV
TIMES,#01H MOV
R0,#MINUTE SETMM4: NOP INC22: CALL
OFFL CALL
INC11
课程设计报告
CALL
DISP JB AA,INC22 CALL DISP JB AA,INC22 INC R0 MOV A,TIMES RL A MOV TIMES,A JNB
TIMES.5, SETMM4 SETMM12: JNB AA , SETMM11 SETMM0: SETB
TR0 SETB
ET0 RET SETMM11: CALL DISP JMP
SETMM12 SETMM3: CALL
DISP JMP
SETMM2 INC11:
课程设计报告
MOV
R3,#40 INC111: MOV A,@R0 JB
BB,INC17 ADD
A,#1 DA A CALL INC000 INC13: JNB BB , INC14 INC17: MOV
@R0,A CALL
DISP DJNZ R3,INC111 RET INC14: CALL
DISP JMP
INC13 OFFL: MOV
22H,@R0 MOV
R6,#10 OFF1: MOV
R7,#10
课程设计报告
OFF2: MOV
@ R0, # 0AAH CALL
DISP DJNZ R7 , OFF2 DJNZ R6 , OFF1 MOV
@ R0 , 22H RET INC000: JB
TIMES.0, INC001 JB
TIMES.1, INC002 JB
TIMES.2, INC003 JB
TIMES.3, INC004 JB
TIMES.4, INC005 JMP
INCOUT INC005: CJNE A, #99H, INCOUT MOV
A,#00H JMP
INCOUT INC004: CJNE A, # 13H, INCOUT MOV
A,#01H JMP
INCOUT
课程设计报告
INC003: CJNE A,# 32H ,INCOUT MOV
A,#01H JMP
INCOUT INC002: CJNE A,#24H,INCOUT MOV
A,#00H JMP
INCOUT INC001: CJNE A,# 60H , INCOUT MOV
A,#00H INCOUT: RET INTT0: PUSH
ACC PUSH
PSW ORL TL0,#0C0H MOV
TH0,#63H DJNZ R4 , CLKE111 JMP
LOOP11 CLKE111: JMP
CLKE
课程设计报告
LOOP11: MOV
R4,#19H MOV
A,SEC ADD
A,#1 DA A MOV
SEC,A CJNE A, #60H , CLKE99 MOV
SEC,#0 MOV
A,MINUTE ADD
A,#1 DA A MOV
MINUTE,A CLK0: CJNE A, # 60H, CLKE MOV
MINUTE,#0 MOV
A,HOUR ADD
A,#1 DA
A MOV
HOUR,A CJNE A, # 24H, CLKE MOV
HOUR,#0 MOV
A,DAY
课程设计报告
ADD
A,#1 DA A MOV
DAY,A MOV
A,MONTH INC
A MOVC A, @A + PC SJMP
CLK1 DB
31H,28H,31H DB
30H,31H,30H DB
31H,31H,30H DB
00H,00H,00H DB
00H,00H,00H DB
31H,30H,31H CLK1: CLR C SUBB A,DAY JNC
CLKE MOV
A,MONTH CJNE A,#2,CLK3 MOV
A,YEAR ANL A,#13H JNB
ACC.4,CLK2
课程设计报告
ADD
A,#2 CLK2: ANL A,#3 JNZ
CLK3 MOV
A,DAY XRL A,#29H JZ
CLKE CLK3: MOV
DAY,#1 MOV
A,MONTH ADD
A,#1 DA
A MOV
MONTH,A CJNE A,#13H,CLKE MOV
MONTH,#1 MOV
A,YEAR ADD
A,#1 DA
A MOV
YEAR,A CLKE99: CALL
CONVERT CLKE:
课程设计报告
POP
PSW POP
ACC RETI DISP: PUSH
PSW PUSH
ACC MOV
23H,R0 DISP99: MOV
R1,#40H MOV
R0,#30H MOV
R2,#9 DISP1: MOV A,@R0 ANL A,#0FH MOV @R1,A MOV A,@R0 SWAP A ANL A,#0FH INC R1 MOV @R1,A DJNZ R2,DISP2 CALL DISPLAY
课程设计报告
MOV R0,23H POP ACC POP PSW RET DISP2: INC R1 INC R0 JMP DISP1 DISPLAY: MOV R1,#40H MOV R5,#19 SETB AAA PLAY: SETB BBB NOP CLR BBB CLR AAA MOV A,@R1 MOV DPTR,#TAB MOVC A,@A+DPTR MOV COM,A CALL DL1MS
课程设计报告
MOV COM,#0FFH DJNZ R5,PLAY1 CLR BBB SETB AAA RET PLAY1: INC R1 JMP PLAY TAB: DB 0C0H,0F9H,0A4H, 0B0H,99H,92H,82H,0F8H,80H,90H,0FFH,0A3H,8EH,0ABH DL1MS: MOV 25H,R7 MOV 24H,R6 MOV R7,#20 DS1: MOV R6,#10 DJNZ R6,$ DJNZ R7,DS1 MOV R7,25H MOV R6,24H RET
课程设计报告
START_YEAR EQU 01 CONVERT_YEAR DATA 5CH CONVERT_MONTH DATA 38H CONVERT_DATE DATA 37H TEMP_BYTE1 DATA 57H TEMP_BYTE2 DATA 58H TEMP_BYTE3 DATA 59H TEMP_BYTE4 DATA 5AH TEMP_BYTE5 DATA 5BH CONVERT: MOV A, YEAR MOV TIME_YEAR,A MOV A,MONTH MOV TIME_MONTH,A MOV A,DAY MOV TIME_DATA,A MOV A,TIME_YEAR MOV B,#16 DIV AB MOV CONVERT_YEAR,B MOV B,#10 MUL AB
课程设计报告
ADD A,CONVERT_YEAR MOV CONVERT_YEAR,A MOV A,TIME_MONTH JNB ACC.4,CON_02 CLR ACC.4 ADD A,#10 CON_02:MOV CONVERT_MONTH,A MOV A,TIME_DATA MOV B,#16 DIV AB MOV CONVERT_DATE,B MOV B,#10 MUL AB ADD A,CONVERT_DATE MOV CONVERT_DATE,A MOV DPTR,#MONTH_DATA MOV A,CONVERT_YEAR CON_06:CLR C SUBB A,#START_YEAR MOV B,#3 MUL AB ADD A,DPL
课程设计报告
MOV DPL,A MOV A,B ADDC A,DPH MOV DPH,A MOV A, #2 MOVC A, @A+DPTR CLR ACC.7 MOV B, #32 DIV AB MOV TEMP_BYTE1,A MOV TEMP_BYTE2,B MOV TEMP_BYTE3,#0 MOV A,CONVERT_MONTH CJNE A,#10,CON_08 CON_08:JC CON_09 MOV TEMP_BYTE3,#1 CON_09:MOV A,CONVERT_YEAR ANL A,#03H JNZ CON_10 MOV A,CONVERT_MONTH LCALL GET_RUN_DAYS_LOW SJMP CON_12
课程设计报告
CON_10:MOV A,CONVERT_MONTH LCALL GET_DAYS_LOW CON_12:MOV B,CONVERT_DATE DEC B ADD A,B MOV TEMP_BYTE4,A JNC CON_14 INC TEMP_BYTE3 CON_14:MOV A,TEMP_BYTE1 LCALL GET_DAYS_LOW DEC A ADD A,TEMP_BYTE2 MOV TEMP_BYTE5,A MOV A,CONVERT_MONTH CJNE A,TEMP_BYTE1,CON_20 MOV A,CONVERT_DATE CJNE A,TEMP_BYTE2,CON_20 CON_20:JC CON_22 LJMP CON_60 CON_22:MOV A,CONVERT_YEAR JNZ CON_24 MOV A,#100
课程设计报告
CON_24:DEC A MOV CONVERT_YEAR,A MOV A,DPL CLR C SUBB A,#3 MOV DPL,A JNC CON_26 DEC DPH CON_26:MOV A,TEMP_BYTE5 CLR C SUBB A,TEMP_BYTE4 MOV TEMP_BYTE3,A MOV CONVERT_MONTH,#12 CLR F0 CLR A MOVC A,@A+DPTR ANL A,#0F0H SWAP A;MOV TEMP_BYTE4,A JZ CON_30 MOV A, #2 MOVC A , @A+DPTR
课程设计报告
MOV C, ACC.7 MOV A, #1 MOVC A, @A+DPTR RLC A SJMP CON_34 CON_30:MOV A, #1 MOVC A, @A+DPTR CON_34:MOV TEMP_BYTE5, A CON_40:MOV A, TEMP_BYTE5 RRC A MOV TEMP_BYTE5, A JC CON_42 MOV B, #29 SJMP CON_44 CON_42:MOV B, #30 CON_44:MOV A, TEMP_BYTE3 CLR C SUBB A, B JZ CON_46 JNC CON_50 CPL A INC A
课程设计报告
CON_46: INC A MOV B, #10 DIV AB SWAP A ORL A, B MOV CONVERT_DATE, A MOV A, CONVERT_MONTH MOV B, #10 DIV AB SWAP A ORL A, B MOV CONVERT_MONTH, A MOV A, CONVERT_YEAR MOV B, #10 DIV AB SWAP A ORL A, B MOV CONVERT_YEAR, A CALL WEEK RET CON_50:MOV TEMP_BYTE3, A JB F0, CON_52
课程设计报告
DEC CONVERT_MONTH CON_52:MOV A, CONVERT_MONTH CJNE A, TEMP_BYTE4, CON_54 CPL F0 CON_54:SJMP CON_40 CON_60:MOV A, TEMP_BYTE4 CLR C SUBB A, TEMP_BYTE5 MOV TEMP_BYTE4, A JNC CON_62 DEC TEMP_BYTE3 CON_62:MOV CONVERT_MONTH, #1 CLR A MOVC A, @A+DPTR MOV TEMP_BYTE5, A ANL A, #0F0H SWAP A XCH A, TEMP_BYTE5 CLR F0 ANL A, #0FH MOV TEMP_BYTE1, A MOV A, #1
课程设计报告
MOVC A, @A+DPTR MOV TEMP_BYTE2, A ANL A, #0F0H ORL A, TEMP_BYTE1 SWAP A MOV TEMP_BYTE1, A MOV A, #2 MOVC A, @A+DPTR MOV C, ACC.7 MOV A, TEMP_BYTE2 ANL A, # 0FH SWAP A MOV ACC.3, C MOV TEMP_BYTE2, A CON_70:MOV A, TEMP_BYTE2 RLC A MOV TEMP_BYTE2, A MOV A, TEMP_BYTE1 RLC A MOV TEMP_BYTE1, A JC CON_72 MOV B, #29
课程设计报告
SJMP CON_74 CON_72:MOV B, #30 CON_74:MOV A, TEMP_BYTE4 CLR C SUBB A,B JNC CON_78 MOV B, A MOV A, TEMP_BYTE3 JZ CON_76 DEC TEMP_BYTE3 MOV TEMP_BYTE4, B SJMP CON_80 CON_76:MOV A, TEMP_BYTE4 LJMP CON_46
CON_78:MOV TEMP_BYTE4, A CON_80:MOV A, CONVERT_MONTH CJNE A, TEMP_BYTE5, CON_82 CPL F0 JNB F0, CON_82 SJMP CON_70 CON_82:INC CONVERT_MONTH SJMP CON_70
课程设计报告
GET_DAYS_LOW: MOVC A, @A+PC RET DB 0,31,59,90,120,151,181,212,243,17,48,78 GET_RUN_DAYS_LOW: MOVC A, @A+PC RET DB 0,31,60,91,121,152,182,213,244,18,49,79 MONTH_DATA:
DB 04DH,04AH,0B8H;2001 DB 00DH,04AH,04CH;2002 DB 00DH,0A5H,041H;2003 DB 025H,0AAH,0B6H;2004 DB 005H,06AH,049H;2005 DB 07AH,0ADH,0BDH;2006 DB 002H,05DH,052H;2007 DB 009H,02DH,047H;2008 DB 05CH,095H,0BAH;2009 DB 00AH,095H,04EH;2010 DB 00BH,04AH,043H;2011
课程设计报告
DB 04BH,055H,037H;2012 DB 00AH,0D5H,04AH;2013 DB 095H,05AH,0BFH;2014 DB 004H,0BAH,053H;2015 DB 00AH,05BH,048H;2016 DB 065H,02BH,0BCH;2017 DB 005H,02BH,050H;2018 DB 00AH,093H,045H;2019 DB 047H,04AH,0B9H;2020 DB 006H,0AAH,04CH;2021 DB 00AH,0D5H,041H;2022 DB 024H,0DAH,0B6H;2023 DB 004H,0B6H,04AH;2024 DB 069H,057H,03DH;2025 DB 00AH,04EH,051H;2026 DB 00DH,026H,046H;2027 DB 05EH,093H,03AH;2028 DB 00DH,053H,04DH;2029 DB 005H,0AAH,043H;2030 DB 036H,0B5H,037H;2031 DB 009H,06DH,04BH;2032 DB 0B4H,0AEH,0BFH;2033
课程设计报告
DB 004H,0ADH,053H;2034 DB 00AH,04DH,048H;2035 DB 06DH,025H,0BCH;2036 DB 00DH,025H,04FH;2037 DB 00DH,052H,044H;2038 DB 05DH,0AAH,038H;2039 DB 00BH,05AH,04CH;2040 DB 005H,06DH,041H;2041 DB 024H,0ADH,0B6H;2042 DB 004H,09BH,04AH;2043 DB 07AH,04BH,0BEH;2044 DB 00AH,04BH,051H;2045 DB 00AH,0A5H,046H;2046 DB 05BH,052H,0BAH;2047 DB 006H,0D2H,04EH;2048 DB 00AH,0DAH,042H;2049 DB 035H,05BH,037H;2050 DB 009H,037H,04BH;2051 DB 084H,097H,0C1H;2052 DB 004H,097H,053H;2053 DB 006H,04BH,048H;2054 DB 066H,0A5H,03CH;2055
课程设计报告
DB 00EH,0A5H,04FH;2056 DB 006H,0B2H,044H;2057 DB 04AH,0B6H,038H;2058 DB 00AH,0AEH,04CH;2059 DB 009H,02EH,042H;2060 DB 03CH,097H,035H;2061 DB 00CH,096H,049H;2062 DB 07DH,04AH,0BDH;2063 DB 00DH,04AH,051H;2064 DB 00DH,0A5H,045H;2065 DB 055H,0AAH,0BAH;2066 DB 005H,06AH,04EH;2067 DB 00AH,06DH,043H;2068 DB 045H,02EH,0B7H;2069 DB 005H ,02DH, 04BH;2070 DB 08AH, 095H, 0BFH;2071 DB 00AH, 095H, 053H;2072 DB 00BH, 04AH, 047H;2073 DB 06BH, 055H, 03BH;2074 DB 00AH, 0D5H, 04FH;2075 DB 005H, 05AH, 045H;2076 DB 04AH, 05DH, 038H;2077
课程设计报告
DB 00AH, 05BH, 04CH;2078 DB 005H, 02BH, 042H;2079 DB 03AH, 093H, 0B6H;2080 DB 006H, 093H, 049H;2081 DB 077H, 029H, 0BDH;2082 DB 006H, 0AAH, 051H;2083 DB 00AH, 0D5H, 046H;2084 DB 054H, 0DAH, 0BAH;2085 DB 004H, 0B6H, 04EH;2086 DB 00AH, 057H, 043H;2087 DB 045H, 027H, 038H;2088 DB 00DH, 026H, 04AH;2089 DB 08EH, 093H, 03EH;2090 DB 00DH, 052H, 052H;2091 DB 00DH, 0AAH, 047H;2092 DB 066H, 0B5H, 03BH;2093 DB 005H, 06DH, 04FH;2094 DB 004H, 0AEH, 045H;2095 DB 04AH, 04EH, 0B9H;2096 DB 00AH, 04DH, 04CH;2097 DB 00DH, 015H, 041H;2098 DB 02DH, 092H, 0B5H;2090
课程设计报告
DB 00DH, 053H, 049H;2100 TIME_WEEK1 DATA 52H WEEK: MOV A, TIME_YEAR MOV B, #16 DIV AB MOV TEMP_BYTE1, B MOV B, #10 MUL AB ADD A, TEMP_BYTE1 MOV TEMP_BYTE1, A MOV A, TIME_MONTH JB ACC.7, GETW02 MOV A, #100 ADD A, TEMP_BYTE1 MOV TEMP_BYTE1, A MOV A, TIME_MONTH CLR ACC.7 GETW02: JNB ACC.4, GETW04 ADD A , #10 CLR ACC.4 GETW04: MOV TEMP_BYTE2,A
课程设计报告
MOV A, TIME_DATA MOV B, #16 DIV AB MOV TEMP_BYTE3, B MOV B, #10 MUL AB ADD A, TEMP_BYTE3 MOV TEMP_BYTE3, A MOV A ,TEMP_BYTE1 ANL A, #03H JNZ GETW10 MOV A, TEMP_BYTE2 CJNE A, #3,GETW06 GETW06: JNC GETW10 DEC TEMP_BYTE3 GETW10: MOV A,TEMP_BYTE2 LCALL GET_CORRECT ADD A, TEMP_BYTE1 MOV B, #7 DIV AB
MOV A, TEMP_BYTE1
课程设计报告
ANL A, #0FCH RR A RR A ADD A, B ADD A, TEMP_BYTE3 MOV B, #7 DIV AB MOV A, B CJNE A, #0,OUTOUT MOV B, #8 OUTOUT: MOV TIME_WEEK, B RET GET_CORRECT: MOVC A, @A+PC RET DB 0,3,3,6,1,4,6,2,5,0,3,5 END 系统仿真及调试
课程设计报告 仿真结果及分析
课程设计报告
上图为运行时的显示，左边两个数码管显示器显示的是年、月、日，中间的显示的是时、分、秒，右边显示的是农历日期以及星期。若想要调试时间，可通过右下方两个并联开关调试，左边开关调试数码管显示位置，右边的调试增1。此刻是2013年11月29日下午15：02，星期五，时间准确。训练体会
在整个单片机课程设计中，想要做出这个完整的设计过程，必须突破几个难点：
1、元件得找准却，6路驱动可以用74LS244代替。
2、连线不能连错，对应的输入输出端标上序号。
3、程序代码不能敲错。
4、由于单管显示的星期数不稳定，可以采用双管显示。参考文献：单片机课程设计指导。
篇2：eda万年历设计报告
多 功 能 数 字 时 钟
专业：11级应用电子技术 班级：二班
学号：110372021307 姓名：贺成林 指导老师：祝宏
日期：2012年6月29日
一、实验目的
1、课程设计是一实践教学环节，是针对《数字电子技术》课程的要求，结合实践对学生进行综合设计性训练，在自学和实践训练中培养学生理论联系实践和实践动手能力，独立地解决实际问题能力。
2、通过课程设计是使学生熟悉和了解可编程专用数字逻辑电路的设计、开发流程，熟悉和了解现代EDA设计工具，掌握数字电子系统层次化的设计方法。
已知条件：MAX+Plus软件
基本功能：
1、以数字形式显示时、分、秒的时间；
2、小时计数器为24进制；
3、分秒计数器为60进制。
二、实验要求、综合应用《数字电子技术基础》课程中的理论知识去独立地完成一个设计课题；
2、熟悉和了解现代EDA设计、编程、编译、仿真及下载技术的全过程。
三、EDA 技术介绍
1、EDA 技术概况
EDA 是电子设计自动化（Electronic Design Automation）的缩写，在 20 世 纪 90 年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA 技术就是以计算机为工 具，设计者在 EDA 软件平台上，用硬件描述语言 HDL 完成设计文件，然后由计算机 自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特 定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA 技术的出现，极大地提 高了电路设计的效率和可*性，减轻了设计者的劳动强度。
2、ALTERA QUARTUS II 软件介绍
Quartus II 是 Altera 公司的综合性 PLD 开发软件，支持原理图、VHDL、VerilogHDL 以及 AHDL（Altera Hardware Description Language）等多种 设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件 配置的完整 PLD 设计流程。
四、关键词
数字计数器、动态显示、快速校分、整点报时、时段控制。
五、实验步骤
1、秒计数器是60进制的。当下面的74161到9时等下一个脉冲来是向上面的74161计数，到5时将两个74161共同预置。从而实现00—59秒的计数功能。
电路图如下：
进行编译及波形仿真，如下图： 将上述文件保存并打包，如图：
2、分计数器是60进制的。功能如秒计数器。其电路图如下：
波形图仿真及打包图如下:
3、小时计数器是24进制的。当下面的74161到9时等下一个脉冲来是向上面的74161计数。但是等到上面的记到2时下面的将不能超过4，所以等上面的记到2，下面的记到4时就将两个74161共同预置。从而实现00—24秒的计数功能。
原理图如下：
仿真的波形图及打包的文件图如下：
4、校时。校时是通过加快时分的计数速度来快速校准时间的。实际上我们把秒脉冲cps加到分计数和时计数上，是他们加快计数速度。所以其中我们需要通过开关来选择。
原理图及打包图如下：
5、时段控制：时段控制是通过7485集成电路的数据比较来控制的。
原理图及打包图如下：
6、整点报时：整点报时是通过整点时的二进制数据规律来报时的。
原理图及打包图如下：
7、将时分秒打包文件连成多功能数字电路图如下：
8、多功能数字钟硬件测试原理图如下：
9、部分制作过程图，如下：
六、实验工具
装有QuartusⅡ软件的电脑，EDA开发板，相关EDA设计方面的书籍。
七、设计中遇到问题及解决方法
1、实验后期的引脚分配及下载方法不当，实验所用电脑没有
quartus11.0 的 驱动。耗费时间较多。解决方法：参阅西安电子科技大学出版社出版的《数字电路设计及 Verilog HDL 实现》第 394 页关于引脚分配和下载验证的介绍；
2、下载验证过程中时段控制部分有错误，原代码在软件上仿真没有错误，但是下载到实验板验证时，出现错误。解决方法：通过去请教同学及查阅相关资料得到解决。
八、特点和实用性
利用 QuartusII 软件，结合所学的数字电路的知识设计一个 24 时多功能数 字钟，具有正常分、秒计时，动态显示、快速校分、整点报时、时段控制的功能。分析整个电路的工作原理，分别说明各子模块的设计原理和调试、仿真、编 程下载的过程，并对最终结果进行总结，最后提出在实验过程中出现的问题和解 决的方案。通过实验掌握一些逻辑组合器件的基本功能和用法，同时体会利用软件设计 电路的方便快捷，避免硬件布线的繁琐，提高效率。
九、心得体会
1、设计必须要有整体概念，提前熟悉软件。刚开始时没头绪，不知道该怎 样分块，进度很慢，加上对软件不是很熟悉，比如：封装要注意哪些，哪些不能 运行，哪些是不正确的操作等等，走了很多冤枉路。
2、设计的模块要分块调试，免得等所有都完工了再调试出错，那样的话很 难确定是什么出错，更加没头绪。有必要的话做一部分后就送到平台上调试，这 样会大大减少出错率。
3、没有硬件软件化的概念，开始设计时没有总体的规划，不知道什么是可行 的，什么是封装，怎样使搭配组合最优化。
4、遇到问题先自己摸索，查阅资料要有技巧，避免没有目的和思路。明白 自己要解决什么问题。同时请教老师，和同学交流。良好的沟通很重要。针对本次的毕业设计，用我国著名的数学家的话概括一下我的感受： “科学上没有平坦的大道，真理长河中有无数礁石险滩。只有不为畏攀登的采药者，只有不怕 巨浪的弄潮儿，才能登上高峰采得仙草，深入水底觅得骊珠。”
十、参阅教材及文献
1、蒋立平编著《数字电路》.南京理工大学翻印；
2、南京理工大学电子技术中心编著.《EDA 设计实验指导书》 南京理工大学，2008 年；
3、谭会生，张昌凡.《EDA 技术及应用》.西安电子科技大学出版社，2001年；
4、《数字电路设计及 Verilog HDL 实现》 西安电子科技大学出版社出版；
篇3：多功能数字万年历的设计
关键词：电子万年历,单片机,C语言编程,液晶显示,proteus单片机仿真软件
0 引言
目前已有很多成熟的产品对时间与日期以及温度进行显示,尤其是电子万年历,但在功能的实现上比较单一,并且多数使用数码管进行显示,电路复杂,不易调试。
文献[1]以stc89c52为控制核心,设计实现了在12864液晶上显示时间、日期和实时温度,设定闹铃等功能;文献[2]在实现万年历的过程中较文献[1]设计了部分农历的程序,但是没有进行验证;文献[3]单独使用时钟芯片DS1302,采用数码管来显示时间等功能;文献[4]以AT89s51为核心,采用DS12C887时钟芯片,在液晶上进行显示年、月、日、星期、时、分、秒和温度,并可以遥控校时、定时。文献[5]设计用数码管显示实现万年历,在proteus中画出了原理图,并进行验证实现功能;文献[6]介绍了proteus与keilluVision3软件的使用;文献[7]设计实现了万年历的时间、日期准确显示,人性化的闹钟设置以及环境温度的实时显示。
以上文献都实现了电子万年历的基本功能,但未对音乐播放进行详细设计,并且没有详细显示农历。基于以上设计方法,采用可拆装键盘解决传统数字万年历功能单一的问题,增加音乐闹铃,并能够正确显示当前农历时间。
1 硬件设计
系统硬件电路的设计采用模块化的设计方法。硬件电路由单片机最小系统模块、液晶显示模块、键盘输入模块、温度采集模块、实时时钟模块、声音输出模块等六部分组成,如图1所示。
音乐播放电路如图2所示。单片机对某一引脚以一定的频率循环置1置0,这一引脚便会产生一定频率的方波。改变输出方波的频率,产生的声音也就改变了。通过控制输出方波的时间的长短,声音的长短也就得到控制。因此根据乐谱,以类似的频率及同样的节拍,单片机就可以产生电子音乐。音乐的选择通过按键的输入得以实现。
2 数字万年历软件设计
电子万年历软件设计如图3所示。首先按照模块化的设计思想确定主程序,然后根据各硬件电路功能来设计各个子程序模块,用逐步求精的方法不断分解各个模块,直至该功能用程序语言描述的算法得以实现为止,最后再将各模块子程序嵌入主程序中。
2.1 系统主程序
系统主程序流程如图4所示。在程序运行过程中,当闹钟时间被设定以后,主程序会一直将闹钟时间和当前时间进行比较,当当前时间与闹钟设定时间相等时,喇叭就会播放预先设定好的歌曲。
2.2 音乐播放程序[8]
音乐播放程序主要包括两个部分:根据音乐乐谱,利用定时/计数器产生定时中断输出不同频率的音频脉冲;根据音乐节拍,对各音频脉冲进行延时设定。音乐播放的子程序如图5所示。
2.3 按键控制程序
利用单片机内部的定时/计数器实现秒表程序,运行时间是通过程序比较当前时间和上电时DS1302中的时间进行计算而得出。当按键选择显示农历时,液晶显示程序调用阳历与阴历转换子程序,使当前时间转换成农历信息进行显示。按键控制子程序如图6所示。
3 仿真验证
在Proteus仿真软件中按照硬件设计电路搭建仿真电路,仿真结果如图7～11所示。实验是在2012年8月22日星期三这天测试的,结果显示与现实相符。
4 结语
电子多功能万年历在硬件上采用了DS1302芯片来采集时间信息,通过小巧、简洁的1602LCM显示;采用DS18B20数字温度传感器,所显示的温度精度高;实现阳历与农历的转换算法的应用;闹钟音乐的加入使设计更加人性化、智能化。在软件上,充分利用AT89S52单片机的系统资源,使电子万年历很好地实现了显示时、分、秒、年、月、日、星期、温度、运行时间、秒表等功能。
设计结构简单、调试方便、成本低、功耗低。采用模块化的设计思想,设计开发周期短,各个模块具有独立性,有很大的扩展空间。
参考文献
[1]查荣.基于单片机的多功能万年历设计[J].世界电子元器件,2012,41(3):137-139
[2]段磊.基于AT89C51单片机控制的万年历探究[J].海峡科学,2012,62(2)
[3]李伟跃.基于时钟芯片DS1302的万年历的设计[J].科技创新导报,2012,9:2-3
[4]武红玉.基于AT89S51单片机的电子万年历的设计[J].科技传播,2012,9(2):204-205
[5]王来志,王小平.基于AT89C51单片机的万年历设计与Protues仿真[J].知识经济,2011
[6]刘驰,史亮军,宋晨光.基于protues和keiluvision3 LED显示控制系统设计[J].现代电子技术,2012,12(35):1-3
[7]周颖,俞吉.基于AT89S52单片机的电子万年历系统设计[J].现代电子技术,2012,13(35):178-179
篇4：浅析电子万年历设计
关键词：电子产品；设计；AT89S51
中图分类号：TP368.12 文献标识码：A文章编号：1007-9599 (2011)05-0000-01
Design of Digital Calendar
Guan Teng,Chen Da
(Suizhou Hubei Vocational Technical College,Suizhou441300,China)
Abstract:The design is based on digital integrate circuit, microcontroller technology is the core of the system. The work principle of the system is discussed in this paper, hardware interface and module function are reported primarily in the system. Every module of program is described explicitly.
Keywords:Electronic products;Design;AT89S51
在我们的日常生活中，电子万年历作为一种计时装置，广泛用于我们居家生活、办公场所以及商场等，是我们生活的必需品。所谓电子万年历，就是数字化的电子钟表，而且随着科学技术的不断发展，万年历的精度也越来越高，功能也越来越多样化。所以研究数字时钟及其应用具有非常现实的意义。
一、方案设计
凌阳16位单片机有丰富的中断源和时基，它的准确度高，并且C语言和汇编兼容的编程环境也很方便来实现一些递归调用。I/O口功能也比较强大，方便使用。用凌阳16位单片机做控制器最有特色的就是它的可编程音频处理，可完成语音的录制播放和识别。这些都方便对设计进行扩展，使设计更加完善。成本也相对低一些。但是，在控制与显示的结合上有些复杂，显示模组资源相对有限，而且单片机的稳定性不是很高，而且就需要完成万年历这个不太复杂的设计可以不必用凌阳16位单片机来完成，采用51单片机既能够实现既定功能，成本也不高。综合考虑最后选择用51单片机来作为中心控制器件。
硬件控制电路主要用了AT89S51芯片处理器、LCD显示器等。根据各自芯片的功能互相连接成电子万年历的控制电路。软件控制程序主要有主控程序、电子万年历的时间控制程序、时间显示及星期显示程序等组成。主控程序中对整个程序进行控制，进行了初始化程序及计数器、还有键盘功能程序、以及显示程序等工作，时间控制程序是电子万年历中比较重要的部分。时间控制程序体现了年、月、日、时、分、秒及星期的计算方法。时间控制程序主要是定时器0计时中断程序每隔10ms中断一次当作一个计数，每中断一次则计数加1，当计数100次时，则表示1秒到了，秒变量加1，同理再判断是否1分钟到了，再判断是否1小时到了，再判断是否1天到了，再判断是否1月到了，再判断是否1年到了，若计数到了则相关变量清除0。先给出一般年份的每月天数。如果是闰年，第二个月天数不为28天，而是29天。再用公式s＝v－1 +〔(y－1/4〕－〔(y－1/100〕+〔(y－1/400〕+ d计算当前显示日期是星期几，当调节日期时，星期自动的调整过来。闰年的判断规则为，如果该年份是4或100的整数倍或者是400的整数倍，则为闰年；否则为非闰年。在我们的这个设计中由于只涉及100年范围内，所以判断是否闰年就只需要用该年份除4来判断就行了。温度的显示主要是靠ds18b20采集现在的温度数据，CPU读取数据进行显示，当各自的条件得不到满足时，对应的显示器状态就不发生改变，只是在满足条件的情况下，显示器的状态才变化。
二、系统设计
（一）晶体振荡器电路
晶体振荡器电路给数字钟提供一个频率稳定准确的32768Hz的方波信号，可保证数字钟的走时准确及稳定。不管是指针式的电子钟还是数字显示的电子钟都使用了晶体荡器电路。
（二）分频器电路
分频器电路将高频方波信号经分频后得到1Hz的方波信号供秒计数器进行计数，分频器实际上也就是计数器。
（三）时间计数器电路
时间计数电路由秒个位和秒十位计数器，分个位和分十位计数器及时个位和时十位计数器电路构成，其中秒个位和秒十位计数器，分个位和分十位计数器为60进制计数器而根据设计要求，时个位和时十位计数器为12进制计数器。
（四）复位电路
影响单片机系统运行稳定性的因素可大体分为外因和内因两部分:
1.外因
射频干扰，它是以空间电磁场的形式传递在机器内部的导体（引线或零件引脚）感生出相应的干扰，可通过电磁屏蔽和合理的布线/器件布局衰减该类干扰；
电源线或电源内部产生的干扰，它是通过电源线或电源内的部件耦合或直接传导，可通过电源滤波、隔离等措施来衰减该类干扰。
2.内因
振荡源的稳定性，主要由起振时间频率稳定度和占空比稳定度决定 起振时间可由电路参数整定稳定度受振荡器类型温度和电压等参数影响复位电路的可靠性。
（五）复位电路的可靠性设计
复位是单片机的初始化操作。单片机启运运行时，都需要先复位，其作用是使CPU和系统中其他部件处于一个确定的初始状态，并从这个状态开始工作。因而，复位是一个很重要的操作方式。但单片机本身是不能自动进行复位的，必须配合相应的外部电路才能实现。
复位电路的基本功能是：系统上电时提供复位信号，直至系统电源稳定后，撤销复位信号。为可靠起见，电源稳定后还要经一定的延时才撤销复位信号，以防电源开 关或电源插头分-合过程中引起的抖动而影响复位。
参考文献：
[1]张振荣,晋明武.MSC-51系列单片机原理及实用技术.人民邮电出版社,2000年
[2]张志良,主编.单片机原理及控制技术.北京:机械工业出版社,2005
篇5：eda万年历设计报告
课题名称：基于学院： 专业： EDA的自动售货机系统的设计 电子电气工程学院 电子信息工程
一 自动售货机设计简介
自动售货是20世纪70年代在日本、欧美发展起来的一种全新的消费方式，自动售货机又被称为24小时营业的微型自助超市，它的售货领域非常广泛，是发达国家商品零售的一种主要方式。自动售货机作为一种先进的消费方式，已经成为城市现代文明发达程度的重要标志，其新颖、时尚的购物方式，24小时营业的特点给人们生活带来了便利，美化了城市环境，受到消费者的欢迎。但是在我国自动售货机的普及还不及发达国家，主要原因是我国EDA技术的应用水平长期落后于发达国家。
本设计要实现自动售货机的基本功能，如投币处理、商品选择、购货撤销、异常退币、计算存货等功能。利用Altera公司的开发软件QUARTUS II平台，采用Verilog hdl硬件描述语言编程的设计方法设计系统核心电路的硬件程序，与一般的软件开发不同，Verilog hdl编程更需要熟悉一些底层的硬件知识，特别是数字逻辑电路的设计，因此Verilog hdl编程的方法、思路都要更多的与硬件电路联系起来。完成系统各个功能模块的硬件程序设计后，在软件平台上进行编译和电路仿真，最后生成的目标文件下载到实验台内的FPGA芯片以实现该系统，并在实验台上对设计进行验证。（1）自动售货机主要功能
自动售货机控制要求对机内商品信息进行识别，对投入的货币进行运算，并根据所投入的货币数值判断是否能够购买某种商品，并做出相应的反应。本文设计的自动售货机控制系统主要可以实现投币处理、计算投币总额、输出商品，输出找零等功能，系统工作流程如图1 所示。
（2）自动售货机的几个过程
在自动售货机控制系统的工作过程中，可分为三个状态：初始状态、投币状态和找零状态。在每一个状态中完成特定的功能。
首先，在初始状态下，自动售货机通电，初始化机内商品信息（包括商品种类、每种商品的数量以及价格）。当顾客购买商品时，可根据自己需要通过按键选择其中一种商品（且只限一种），然后进入下一状态，即投币状态。
在投币状态下，当投入硬币总额大于或等于商品价格，并且按确认购买键后将进入找零状态；若按取消键，售货机退出所投硬币，返回到初始状态。
投币结束，若投入的硬币等于或大于商品单价，且确认购买，则商品将送出送货口，并计算输出找零硬币。出货找零结束时表示一次自动售货过程完成，重新返回到初始状态，计算此时商品信息，并等待下一次售货过程的到来。
（3）自动售货机的基本模块
自动售货机控制系统的功能模块逻辑上划分为商品信息存储模块、商品选择模块、投币处理模块，找零模块和显示模块。商品信息存储模块
该模块的功能是将商品的单价、数量存储到自动售货机中，price、quantity 分别表示商品的单价与数量数据信号，item 为商品的种类。商品选择模块
该模块功能是对商品进行选择与购买。当对四种商品进行选择时，由sel 的选择信号的个数来表示所选择的商品类型。get 为对商品进行确认购买的信号。投币处理模块
该模块是对投入的硬币进行处理的过程，输出参数coin 为投币数值计数器，以0.5 元为单位进行计算。整个模块功能类似于计钱器，可准确计算投入的硬币数，记录并保存投入的总币值。找零模块
该模块主要完成找零操作。通过计钱器coin 计算余额，然后输出找零的控制信号act5、act10。显示模块
该模块用来显示钱数和商品数量。用于钱数显示时，将计钱器coin转换成BCD 码，然后经译码器译码并显示。用于商品数量显示时，将计算得出的最终商品数量quantity 先转换成BCD 码，然后经译码器译码并显示。
二
国内外EDA技术发展简介
EDA概述
人类社会已进入到高度发达的信息化社会，信息社会的发展离不开电子产品的进步。现代电子产品在性能提高、复杂度增大的同时，价格却一直呈下降趋势，而且产品更新换代的步伐也越来越快，实现这种进步的主要原因就是生产制造技术和电子设计技术的发展。前者以微细加工技术为代表，目前已进展到深亚微米阶段，可以在几平方厘米的芯片上集成数千万个晶体管；后者的核心就是EDA技术。EDA是指以计算机为工作平台，融合了应用电子技术、计算机技术、智能化技术最新成果而研制成的电子CAD通用软件包，主要能辅助进行三方面的设计工作：IC设计，电子电路设计以及PCB设计。没有EDA技术的支持，想要完成上述超大规模集成电路的设计制造是不可想象的，反过来，生产制造技术的不断进步又必将对EDA技术提出新的要求。2 EDA技术简介
EDA（Electronic Design Automation），即电子设计自动化，是指利用计算机完成电子系统的设计。EDA技术是以计算机和微电子技术为先导的，汇集了计算机图形学、拓扑学、逻辑学、微电子工艺与结构学和计算数学等多种计算机应用学科最新成果的先进技术。EDA技术以计算机为工具，代替人完成数字系统的逻辑综合、布局布线和设计仿真等工作。设计人员只需要完成对系统功能的描述，就可以由计算机软件进行处理，得到设计结果，而且修改设计如同修改软件一样方便，可以极大地提高设计效率。2.1 EDA技术的发展概况
从20世纪60年代中期开始，人们就不断开发出各种计算机辅助设计工具来帮助设计人员进行电子系统的设计。电路理论和半导体工艺水平的提高，对EDA技术的发展起到了巨大的作用，使EDA作用范围从PCB板设计延伸到电子线路和集成电路设计，直至整个系统的设计，也使IC芯片系统应用、电路制作和整个电子生产过程都集成在一个环境之中。根据电子设计技术的发展特征，EDA技术发展大致分为三个阶段。（1）CAD阶段
第一阶段的特点是一些单独的工具软件，主要有PCB布线设计、电路模拟、逻辑模拟、以及版图的绘制等，通过计算机的使用，从而将设计人员从大量繁重重复的计算和绘图工作中解脱出来。20世纪80年代，随着集成电路规模的增大，EDA技术有了较快的发展。许多软件公司等进入市场，开始供应带电路图编辑工具和逻辑模拟工具的EDA软件。这个时期的软件产品主要针对产品开发，按照设计、分析、生产和测试等多个阶段，不同阶段分别使用不同的软件包，每个软件只能完成其中一项工作，通过顺序循环使用这些软件，可完成设计的全过程。（2）CAE阶段
这个阶段在集成电路与电子设计方法学以及设计工具集成化方面取得了许多成果。各种设计工具，如原理图输入、编译与连接、逻辑模拟、测试码生成、版图自动布局已齐全。由于采用了统一数据管理技术，因而能够将各个工具集成为一个CAE系统。按照设计方法学制定的设计流程，可以实现从设计输入到版图输出的全程设计自动化。这个阶段主要采用基于单元库的半定制设计方法，采用门阵列与标准单元设计的各种ASIC得到了极大的发展，将集成电路工业推入了ASIC时代。（3）EDA阶段
20世纪90年代以来，微电子技术以惊人的速度发展，其工艺水平达到了深亚微米级，此阶段主要出现了以高级语言描述、系统仿真和综合技术为特征的第三代EDA技术，不仅极大地提高了系统的设计效率，而且使设计人员摆脱了大量的辅助性及基础性工作，将精力集中于创造性的方案与概念的构思上。它的特征为：第一，高层综合的理论与方法取得较大进展，将EDA设计层次由RT级提高到了系统级（又称行为级），并划分为逻辑综合和测试综合。第二，采用硬件描述语言HDL来描述10万门以上的设计，并形成了VHDL和VerilogHDL两种标准硬件描述语言。第三，采用平面规划技术对逻辑综合和物理版图设计进行联合管理，作到在逻辑综合早期设计阶段就考虑到物理设计信息的影响。第四，可测性设计。第五，为带有嵌入IP模块ASIC设计提供软硬件协同系统设计工具。2.2 EDA技术的基本特征
EDA技术代表了当今电子设计技术的最新发展方向，它的基本特征是：设计人员按照“自顶向下”的设计方法，对整个系统进行方案设计和功能划分，系统的关键电路用一片或几片专用集成电路（ASIC）实现，然后采用硬件描述语言（HDL）完成系统行为级设计，最后通过综合器和适配器生成最终的目标器件[3]。这样的设计方法被称为高层次的电子设计方法。下面介绍与EDA基本特征有关的几个概念。
（1）“自顶向下”的设计方法
10年前，电子设计的基本思路还是选择标准集成电路“自底向上”（Bottom-Up）的构造出一个新的系统，这样的设计方法就如同一砖一瓦地建造金字塔，不仅效率低、成本高而且还容易出错。（2）高层次设计
高层次设计提供了一种“自顶向下”（Top-Down）的全新的设计方法，这种设计方法首先从系统设计入手，在顶层进行功能方框图的划分和结构设计。在方框图一级进行仿真、纠错，并用硬件描述语言对高层次的系统行为进行描述，在系统一级进行验证。然后用综合优化工具生成具体门电路的网表，其对应的物理实现级可以是印刷电路板或专用集成电路。由于设计的主要仿真和调试过程是在高层次上完成的，这不仅有利于早期发现结构设计上的错误，避免设计工作的浪费，而且也减少了逻辑功能仿真的工作量，提高了设计的一次成功率。（3）硬件描述语言 硬件描述语言（HDL-Hardware Description Language）是一种用于设计硬件电子系统的计算机语言，它用软件编程的方式来描述电子系统的逻辑功能、电路结构和连接形式，与传统的门级描述方式相比，它更适合大规模系统的设计。
本次设计使用VERILOG HDL语言，Verilog HDL语言最初是于1983年由Gateway Design Automation公司为其模拟器产品开发的硬件建模语言。那时它只是一种专用语言。由于他们的模拟、仿真器产品的广泛使用，Verilog HDL 作为一种便于使用且实用的语言逐渐为众多设计者所接受。在一次努力增加语言普及性的活动中，Verilog HDL语言于1990年被推向公众领域。Open Verilog International（OVI）是促进Verilog发展的国际性组织。1992年，OVI决定致力于推广Verilog OVI标准成为IEEE标准。这一努力最后获得成功，Verilog 语言于1995年成为IEEE标准，称为IEEE Std 1364－1995。完整的标准在Verilog硬件描述语言参考手册中有详细描述。
下面列出的是Verilog硬件描述语言的主要能力： * 基本逻辑门，例如and、or和nand等都内置在语言中。
* 用户定义原语（UDP）创建的灵活性。用户定义的原语既可以是组合逻辑原语，也可以是时序逻辑原语。
* 开关级基本结构模型，例如pmos 和nmos等也被内置在语言中。* 提供显式语言结构指定设计中的端口到端口的时延及路径时延和设计的时序检查。
* 可采用三种不同方式或混合方式对设计建模。这些方式包括：行为描述方式—使用过程化结构建模；数据流方式—使用连续赋值语句方式建模；结构化方式—使用门和模块实例语句描述建模。
* Verilog HDL中有两类数据类型：线网数据类型和寄存器数据类型。线网类型表示构件间的物理连线，而寄存器类型表示抽象的数据存储元件。
* 能够描述层次设计，可使用模块实例结构描述任何层次。
* 设计的规模可以是任意的；语言不对设计的规模（大小）施加任何限制。* Verilog HDL不再是某些公司的专有语言而是IEEE标准。
* 人和机器都可阅读Verilog 语言，因此它可作为EDA的工具和设计者之间的交互语言。
* Verilog HDL语言的描述能力能够通过使用编程语言接口（PLI）机制进一步扩展。PLI是允许外部函数访问Verilog 模块内信息、允许设计者与模拟器交互的例程集合。
* 设计能够在多个层次上加以描述，从开关级、门级、寄存器传送级（RTL）到算法级，包括进程和队列级。
* 能够使用内置开关级原语在开关级对设计完整建模。* 同一语言可用于生成模拟激励和指定测试的验证约束条件，例如输入值的指定。
* Verilog HDL 能够监控模拟验证的执行，即模拟验证执行过程中设计的值能够被监控和显示。这些值也能够用于与期望值比较，在不匹配的情况下，打印报告消息。
* 在行为级描述中，Verilog HDL不仅能够在RTL级上进行设计描述，而且能够在体系结构级描述及其算法级行为上进行设计描述。
* 能够使用门和模块实例化语句在结构级进行结构描述。
* Verilog HDL 的混合方式建模能力，即在一个设计中每个模块均可以在不同设计层次上建模。
* Verilog HDL 还具有内置逻辑函数，例如&（按位与）和|（按位或）。* 对高级编程语言结构，例如条件语句、情况语句和循环语句，语言中都可以使用。
* 可以显式地对并发和定时进行建模。* 提供强有力的文件读写能力。
* 语言在特定情况下是非确定性的，即在不同的模拟器上模型可以产生不同的结果；例如，事件队列上的事件顺序在标准中没有定义。
三
本次毕业设计主要内容 四
进度安排
篇6：EDA实验报告
QUARTUS II 软件使用及组合电路设计仿真
实验目的：
学习QUARTUS II 软件的使用，掌握软件工程的建立，VHDL源文件的设计和波形仿真等基本内容。
实验内容：
1.四选一多路选择器的设计 基本功能及原理 ：
选择器常用于信号的切换，四选一选择器常用于信号的切换，四选一选择器可以用于4路信号的切换。四选一选择器有四个输入端a,b,c,d，两个信号选择端s(0)和s(1)及一个信号输出端y。当s输入不同的选择信号时，就可以使a,b,c,d中某一个相应的输入信号与输出y端接通。
逻辑符号如下：
程序设计：
软件编译：
在编辑器中输入并保存了以上四选一选择器的VHDL源程序后就可以对它进行编译了，编译的最终目的是为了生成可以进行仿真、定时分析及下载到可编程器件的相关文件。仿真分析：
仿真结果如下图所示
分析：
由仿真图可以得到以下结论：
当s=0(00)时y=a;当s=1(01)时y=b；当 s=2(10)时y=c；当s=3(11)时y=d。符合我们最开始设想的功能设计，这说明源程序正确。2.七段译码器程序设计 基本功能及原理：
七段译码器是用来显示数字的，7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用VHDL译码程序在FPGA或CPLD中实现。本项实验很容易实现这一目的。输出信号的7位分别接到数码管的7个段，本实验中用的数码管为共阳极的，接有低电平的段发亮。数码管的图形如下
七段译码器的逻辑符号：
程序设计：
软件编译：
在编辑器中输入并保存了以上七段译码器的VHDL源程序后就可以对它进行编译了，编译的最终目的是为了生成可以进行仿真、定时分析及下载到可编程器件的相关文件
。仿真分析：
仿真结果如下图所示:
分析: 由仿真的结果可以得到以下结论：
当a=0(0000)时led7=1000000 此时数码管显示0； 当a=1(0001)时led7=1111001 此时数码管显示1； 当a=2(0010)时led7=0100100 此时数码管显示2； 当 a=3(0011)时led7=0110000 此时数码管显示3； 当 a=4(0100)时led7=0011001 此时数码管显示4； 当 a=5(0101)时led7=0010010 此时数码管显示5； 当 a=6(0110)时led7=0000010 此时数码管显示6； 当 a=7(0111)时led7=1111000 此时数码管显示7； 当 a=8(1000)时led7=0000000 此时数码管显示8； 当a=9(1001)时led7=0010000 此时数码管显示9； 当a=10(1010)时led7=0001000 此时数码管显示A； 当a=11(1011)时led7=0000011 此时数码管显示B； 当 a=12(1100)时led7=1000110 此时数码管显示C； 当a=13(1101)时led7=0100001 此时数码管显示D； 当a=14(1110)时led7=0000110 此时数码管显示E； 当a=15(1111)时led7=0001110 此时数码管显示F；
这完全符合我们最开始的功能设计，所以可以说明源VHDL程序是正确的。
实验心得：
通过这次实验，我基本掌握了QUARTUS II软件的使用，也掌握了软件工程的建立，VHDL源文件的设计和波形仿真等基本内容。在实验中，我发现EDA这门课十分有趣，从一个器件的功能设计到程序设计，再到编译成功，最后得到仿真的结果，这其中的每一步都需要认真分析，一遍又一遍的编译，修改。当然，中间出现过错误，但我依然不放弃，一点一点的修改，验证，最终终于出现了正确的仿真结果，虽然有一些毛刺，但是总的来说，不影响整体的结果。
实验二：计数器设计与显示
实验目的：
（1）熟悉利用QUARTUS II中的原理图输入法设计组合电路，掌握层次化的设计方法；
（2）学习计数器设计，多层次设计方法和总线数据输入方式的
仿真，并进行电路板下载演示验证。实验内容:
1.完成计数器设计
基本功能及原理：
本实验要设计一个含有异步清零和计数使能的4位二进制加减可控计数器，即有一个清零端和使能端，当清零端为1时异步清零，即所有输出值都为0，当使能端为0时，计数器停止工作，当使能端为1时，正常工作，由时钟控制。另外，还应该有一个控制端，当控制端为0时，进行减法运算，当控制端为1时，进行加法运算。输出端有输出值和进位端，当进行加法运算时，输出值递增，当减法运算时，输出值递减，同时进位端进行相应的变化。
4位二进制加减计数器的逻辑符号：
程序设计：
软件编译：
在编辑器中输入并保存了以上4位二进制加减计数器的VHDL源程序后就可以对它进行编译了，编译的最终目的是为了生成可以进行仿真、定时分析及下载到可编程器件的相关文件。仿真分析： 仿真结果如下:
分析：
由仿真图可以得到以下结论：
当enable端为0时，所有数值都为0，当enable端为1时，计数器正常工作；当reset端为1时，异步清零，所有输出数值为0，当reset端为0时，正常工作；当updown端为0时，进行减法运算，当updown为1时，进行加法运算；另外，当程序进行减法运算时，出现借位时，co为1，其余为0，当进行加法运算时，出现进位时，co为1，其余为0。图中所有的功能与我们设计的完全一样，所以说明源程序正确。2.50M分频器的设计
基本功能及原理：
50M分频器的作用主要是控制后面的数码管显示的快慢。即一个模为50M的计数器，由时钟控制，分频器所有的端口基本和上述4位二进制加减计数器的端口一样，原理也基本相同。分频器的进位端（co）用来控制加减计数器的时钟，将两个器件连接起来。50M分频器的逻辑符号如下：
程序设计：
软件编译：
在编辑器中输入并保存了以上50M分频器的VHDL源程序后就可以对它进行编译了，编译的最终目的是为了生成可以进行仿真、定时分析及下载到可编程器件的相关文件。仿真分析： 结果如下：
上图为仿真图的一部分，由于整个图太大，所以显示一部分即可，其余部分如图以上图规律一直递增，直到50M为止，然后再重复，如此循环。
上图是部分输出的显示，由于整个图太大，所以只显示部分，其余部分如图递增。
分析：
由仿真图可以看出，当reset为0，enable为1时（因为本实验中计数器的模值太大，为了尽可能多的观察出图形，可让reset一直为0，enable一直为1，即一直正常工作），输出值由0一直递增到50M，构成一个加法计数器，与我们设计的功能一致。3.七段译码器程序设计
基本功能及原理：
七段译码器是用来显示数字的，7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用VHDL译码程序在FPGA或CPLD中实现。本项实验很容易实现这一目的。输出信号的7位分别接到数码管的7个段，本实验中用的数码管为共阳极的，接有低电平的段发亮。
七段译码器的逻辑符号：
程序设计：
软件编译：
在编辑器中输入并保存了以上七段译码器的VHDL源程序后就可以对它进行编译了，编译的最终目的是为了生成可以进行仿真、定时分析及下载到可编程器件的相关文件。仿真分析：
仿真结果如下图所示:
分析：具体分析与实验一中七段译码器的分析相同，在此不再赘述。计数器和译码器连接电路的顶层文件原理图：
原理图连接好之后就可以进行引脚的锁定，然后将整个程序下载到已经安装好的电路板上，即可进行仿真演示。
实验心得：
经过本次试验，我学到了很多。首先，我加强了对QUARTUS II软件的掌握；其次，我掌握了电路图的顶层文件原理图的连接，学会了如何把自己设计的程序正确的转化为器件，然后正确的连接起来，形成一个整体的功能器件；最后，我学会了如何安装以及如何正确的把完整的程序下载到电路板上，并进行演示验证。
实验三：大作业设计
（循环彩灯控制器）
实验目的：
综合应用数字电路的各种设计方法，完成一个较为复杂的电路设计。实验内容：
流水灯（循环彩灯）的设计 设计任务：
设计一个循环彩灯控制器，该控制器可控制10个发光二极管循环点亮，间隔点亮或者闪烁等花型。要求至少三种以上花型，并用按键控制花型之间的转换，用数码管显示花型的序号。基本原理：
该控制器由两部分组成，一部分是一个50M的分频器，其主要用来控制花色变化的快慢；另一部分是一个彩灯控制器，该彩灯控制器可由两个开关控制花型的序号，10个输出分别控制10个发光二极管的亮暗，当输出为1时，该发光二极管亮，输出为0时，该二极管灭。将分频器的co端用来控制彩灯控制器的时钟，将两个器件连接起来。1.分频器的设计
50M分频器与实验二中的分频器一样，这里不再赘述。2.彩灯控制器的设计 基本原理：
该彩灯控制器由时钟控制，reset异步清零，enable当做使能端，由两个开关do(0-1)来控制选择不同的花型，10个输出端lig(0-9)来控制10个LED灯的亮灭。因为用了两个开关来控制花型，所以一共有4种花色。
彩灯控制器的逻辑符号：
程序设计：
3.七段译码器的设计
七段译码器是用来显示不同花型的序号的，其设计与实验一中的设计一样，这里不再赘述。循环彩灯控制器的原理图：
仿真波形如下： 第一种花型：
第二种花型：
第三种花型：
第四种花型：
仿真分析：
将以上仿真波形图和源程序对比，我们可以看到，仿真出来的波形和我们设计的功能一致，这说明源VHDL程序是正确的。实验心得：
【eda万年历设计报告】相关文章：
eda万年历报告05-15
c语言课程设计万年历04-20
电子万年历的毕业设计04-30
简析基于DS1302和LCD1602的万年历系统设计论文04-14
万年牢教学设计及反思03-15
单片机万年历报告05-02